【正文】 DL ........................................................... 16 VHDL 語(yǔ)言的特點(diǎn) ................................................................................... 16 基于 VHDL 的系統(tǒng)設(shè)計(jì)流程 .................................................................. 17 電子鐘主要功能模塊設(shè)計(jì) .............................................................................. 18 分頻模塊 ................................................................................................... 18 六十進(jìn)制計(jì)數(shù)器模塊 ............................................................................... 19 二十四進(jìn)制計(jì)數(shù)器模塊 ........................................................................... 20 校時(shí)模塊 ................................................................................................... 22 BCD 七段顯示譯碼器 .............................................................................. 23 本章小結(jié) .......................................................................................................... 23 第 4 章 電子鐘模擬仿真及其分析 .......................................................................... 24 系統(tǒng)設(shè)計(jì)的總體思路 ...................................................................................... 24 各功能模塊仿真分析 ...................................................................................... 25 IV 分頻組件 .................................................................................................. 25 六十進(jìn)制計(jì)數(shù)器組件 .............................................................................. 25 二十四進(jìn)制計(jì)數(shù)器組件 .......................................................................... 26 鬧鐘設(shè)定組件 .......................................................................................... 26 校時(shí)組件 .................................................................................................. 27 i60BCD 組件 ......................................................................................... 28 i24BCD 組件 ......................................................................................... 29 二進(jìn)制轉(zhuǎn)換成七段碼組件 ...................................................................... 30 數(shù)字電子鐘功能仿真圖 .................................................................................. 30 采用 FPGA 設(shè)計(jì)優(yōu)勢(shì)分析 .............................................................................. 33 本章小結(jié) .......................................................................................................... 34 結(jié)論 ............................................................................................................................ 35 致謝 ............................................................................................................................ 36 參考文獻(xiàn) .................................................................................................................... 37 附錄 A ........................................................................................................................ 38 附錄 B ........................................................................................................................ 43 附錄 C ........................................................................................................................ 47 附錄 D ........................................................................................................................ 48 1 第 1 章 緒論 課題背景和意義 20 世紀(jì) 70 年代，隨著中小規(guī)模集成電路的開(kāi)發(fā)應(yīng)用，傳統(tǒng)的手工制圖設(shè)計(jì)印刷電路板和集成電路的方法已無(wú)法滿(mǎn)足設(shè)計(jì)的精度和效率的要求。系統(tǒng)程序基于 VHDL 語(yǔ)言，采用模塊化設(shè)計(jì)方法。 I 基于 FPGA 的數(shù)字 電子 鐘系統(tǒng)設(shè)計(jì) 摘要 隨著電子技術(shù)的飛速發(fā)展，現(xiàn)代電子產(chǎn)品滲透到了社會(huì)的各個(gè)領(lǐng)域，并有力地推動(dòng)著社會(huì)生產(chǎn)力的發(fā)展和社會(huì)信息化程度的提高。系統(tǒng)設(shè)計(jì)包含 8 個(gè)子程序模塊：分頻組件、六十進(jìn)制計(jì)數(shù)器組件、二十四進(jìn)制計(jì)數(shù)器組件、鬧鐘設(shè)定組件、校時(shí)組件 、 i60BCD 組件、 i24BCD 組件、 以及 二進(jìn)制轉(zhuǎn)換成七段碼組件。因此工程師們開(kāi)始進(jìn)行二維平面圖形的計(jì)算機(jī)輔助設(shè)計(jì)，以解脫復(fù)雜機(jī)械的版圖 設(shè)計(jì)工作，這就產(chǎn)生了第一代 EDA 工具。這種設(shè)計(jì)方法，極大地降低了設(shè)計(jì)難度，提高了工作效率。存儲(chǔ)器用來(lái)存儲(chǔ)隨機(jī)信息，如數(shù)據(jù)表或數(shù)據(jù)庫(kù)的內(nèi)容。設(shè)計(jì)和驗(yàn)證固定邏輯的前期工作需要大量的 NRE 成本。典型的 PLD 由一個(gè) “與 ”門(mén)和一個(gè) “或 ”門(mén)陣列組成，而任意一個(gè)組合邏輯都可以用 “與一或 ”表達(dá)式來(lái)描述，所以， PLD能以乘積和的形式完成大量組合邏輯功能， PLD 基本框圖如圖 11 所示 。 固定邏輯器件和 PLD 各有自己的優(yōu)點(diǎn)。采用固定邏輯器件的客戶(hù)經(jīng)常會(huì)面臨需要廢棄的過(guò)量庫(kù)存，而當(dāng)對(duì)其產(chǎn)品的需求高漲時(shí)，他們又可能為器件短缺（供貨不足）所苦，并且不得不面對(duì)生產(chǎn)延遲的現(xiàn)實(shí)。 3． FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O 引腳。但是，CPLD 提供了非常好的可預(yù)測(cè)性，因此對(duì)于關(guān)鍵的控制應(yīng)用非常理想。 4． FPGA 的集成度比 CPLD 高 ,具有更復(fù)雜的布線(xiàn)結(jié)構(gòu)和邏輯實(shí)現(xiàn)。 FPGA 大部分是基于 SRAM 編程 ,編程信息在系統(tǒng)斷電時(shí)丟失 ,每次上電時(shí) ,需從器件外部將編程數(shù)據(jù)重新寫(xiě)入 SRAM 中。目前賽靈思提供采用先進(jìn)的 90nm 和 65nm 工藝生產(chǎn)的可編程邏輯器件，它們都是業(yè)界最領(lǐng)先的工藝。同時(shí) 具體介紹 了 構(gòu)成電子鐘 主要 功能模 塊特性與功能，在此基礎(chǔ)上給出電子鐘系統(tǒng)的 設(shè)計(jì) 方法和 設(shè)計(jì) 過(guò)程，這其中包括電子鐘的總體框圖架構(gòu)，各模塊的模擬仿真及其分析 。 FPGA 一般依賴(lài)寄存器完成同步時(shí)序邏輯設(shè)計(jì)。簡(jiǎn)單的說(shuō)，RAM 是一種寫(xiě)地址，讀數(shù)據(jù)的存儲(chǔ)單元； CAM 與 RAM 恰 恰相反。目前FPGA 中多使用 4 輸入的 LUT，所以每一個(gè) LUT 可以看成一個(gè)有 4 位地址線(xiàn)的16x1 的 RAM。時(shí)鐘信號(hào) CLK 由 I/O 腳輸入后進(jìn)入芯片內(nèi)部的時(shí)鐘專(zhuān)用通道，直接連接到觸發(fā)器的時(shí)鐘端。 在上述門(mén)陣列的基礎(chǔ)上增加些觸發(fā)器，便可構(gòu)成即可實(shí)現(xiàn)組合邏輯功能又可實(shí)現(xiàn)時(shí)序邏輯功能的基本邏輯單元電路。 數(shù)字系統(tǒng)的組成流程圖如圖 24 所示 。在對(duì)系統(tǒng)進(jìn)行劃分時(shí)需要注意子系統(tǒng)的數(shù)目是否合適。其一般過(guò)程是：在詳細(xì)了解設(shè)計(jì)任務(wù)的基礎(chǔ)上，確定系統(tǒng)的整體功能；用某種方法描述系統(tǒng)功能，設(shè)計(jì)實(shí)現(xiàn)系統(tǒng)功能的算法；根據(jù)算法選 擇電路結(jié)構(gòu)；選擇器件并實(shí)現(xiàn)電路。 (2) 選擇器件并實(shí)現(xiàn)電路 根據(jù)設(shè)計(jì)選擇適當(dāng)?shù)钠骷?lái)實(shí)現(xiàn)電路，并導(dǎo)出詳細(xì)的電路圖。 本章小結(jié) 本章主要 對(duì) FPGA 的基本結(jié)構(gòu) 和數(shù)字系統(tǒng)設(shè)計(jì)進(jìn)行敘述。但是，由于 FPGA 是標(biāo)準(zhǔn)芯片，因而能夠彌補(bǔ)定制芯片的一些不足。 FPGA 已經(jīng)成為數(shù)字系統(tǒng)實(shí)現(xiàn)的主流器件。 4． 設(shè)計(jì)成本：設(shè)計(jì)時(shí)間是設(shè)計(jì)成本的一個(gè)重要組成部分，但是還需要考慮 14 其他因素，比如對(duì)支持工具的投入等。 2． 設(shè)計(jì)綜合 總和就是針對(duì)給定的電路實(shí)現(xiàn)功能和實(shí)現(xiàn)此電路的約束條件，如速度、功耗、成本及電路類(lèi)型等，通過(guò)計(jì)算機(jī)進(jìn)行優(yōu)化處理，獲得一個(gè)能滿(mǎn)足上述要求的電路設(shè)計(jì)方案。 (5) 配置：產(chǎn)生 FPGA 配置時(shí)需要的位流文件。 設(shè)計(jì)流程圖如圖 31所示 。多年來(lái)設(shè)計(jì)者一直使用這些專(zhuān)門(mén)的 HDL。 2． VHDL 語(yǔ)句的行為描述能力和程序結(jié)構(gòu)決定了它具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)在利用的功能，它支持系統(tǒng)的數(shù)學(xué)模型直到門(mén)級(jí)電路的描述，并且高層次的行為描述和低層次的門(mén)級(jí)電路描述、結(jié)構(gòu)描述可以混合使用。 盡管 VHDL 作為 IEEE 的制定的工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言具有諸多優(yōu)點(diǎn)，但它也具有文本的局限性及隱含信息內(nèi)容，具體表現(xiàn)如下： 1． 通用整數(shù)等匿名類(lèi)類(lèi)型或依據(jù)不同系統(tǒng)應(yīng)用環(huán)境而定的語(yǔ)言?xún)?nèi)容信息，在編譯處理時(shí)，應(yīng) 對(duì)這些想象予以定量限制。 基于 VHDL 語(yǔ)言的系統(tǒng)設(shè)計(jì)流程如圖 32 所示 。 Use 。 else f1hz=39。 模塊如 圖 34 所示， 其中 clk 為 1Hz 的時(shí)鐘信號(hào)， COUT 為進(jìn)位輸出， SL 為秒低位的輸出， SH為秒高位的輸出。 CQ1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。)。139。039。139。 二十四 進(jìn)制計(jì)數(shù)器 模塊 在該 計(jì)數(shù)模塊中， 將 分鐘計(jì)數(shù)器的時(shí)鐘信號(hào) 作為該模塊的輸入。 USE 。139。EVENT AND CLK=39。039。 END IF。 CQ3=Q1。因此數(shù)字顯示電路是許多數(shù)字設(shè)備不可缺少的一部分。模塊如圖 37 所示，其中 a[3… 0]為輸入 BCD 碼， y[6… 0]為輸出 7 段顯示碼。 END behav。 IF Q0=3 and Q1=2 THEN COUT=39。 elsif Q0=9 THEN Q0:=(OTHERS=39。 THEN IF EN=39。039。 22 CQ2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 當(dāng)計(jì)數(shù)為 23： 59： 59 時(shí)，自動(dòng)清零，重新開(kāi)始計(jì)數(shù)。039。 Q1:=Q1+1。039。039。 END CNT60。 圖 35 六十進(jìn)制計(jì)數(shù)器電路圖 2