【正文】 nd counter(3)。)then 17 sig2=39。 counter=0000。 程序說明： 這段程序是實現(xiàn)按鍵消抖，在這里實現(xiàn)的比較簡單，原理是當(dāng)有按鍵按下的時候， temp1 會變成低電平，這時把 sig2 變成高電平，如果此時 counter 不為“ 1111”時，內(nèi)部計數(shù)器計數(shù)，從“ 0000”直到“ 1111”，當(dāng)計數(shù)到“ 1111”時， key_pre 輸出高電平，同時計數(shù)器清零。 ROW[3..0]是行輸入信號，與鍵盤的行線相連， COM[3..0]是列輸出信號，與鍵盤的列線相連。 row:in std_logic_vector(3 downto 0)。 tmp=row(0) and row(1) and row(2) and row(3)。 counter=00。 end process。 for i in 3 downto 1 loop sig_(i)=sig_(i1)。event and clky=39。 end process。)then scan_code=row amp。 end behav。模塊主要完成從鍵掃描碼到按鍵編碼的轉(zhuǎn)換。 end jmzh。 22 when 11011110=key_code=0100。 when 01111110=key_code=1100。 程序中采用 case 語句進行按鍵編碼，也可以用 elsif 語句實現(xiàn)此段程序設(shè)計。 a,b:out std_logic_vector(3 downto 0)。 ca=39。139。 m1:=m1+1。139。 end if。年中 0 表示閏年， 1 表示平年；月中 0 表示 10 和 12 月， 1 表示其它月份；二月中 1 表示 2 月， 0 表示其它月份。 ca:out std_logic)。 end if。 process(enl,clk,res) variable r0,r1:std_logic_vector(3 downto 0)。event and clk=39。 then if r0=sr0 and r1=sr1 then r0:=0001。 r1:=r1+1。 r1:=r11。 程序中第一個進程主要是對日的長短的設(shè)置， sr0 和 sr1 分別是日的低位和高位的信號，它們的值由輸入 sel[2..0]決定。仿真圖中有毛刺出現(xiàn)，但并不會對本模塊的計數(shù)產(chǎn)生影響，滿足本設(shè)計的需要。 表 42 閏年表 00 04 08 12 16 20 24 28 32 36 40 44 48 52 56 60 64 68 72 76 80 84 88 92 96 30 其仿真時序圖如圖 417 所示，滿足設(shè)計的要求。由分頻模塊提供；端口 CONV 顯示轉(zhuǎn)換信號，當(dāng)其為高電平時，數(shù)碼管顯示時、分和秒。 在此次的數(shù)字鐘設(shè)計過程中，更進一步地熟悉有關(guān)數(shù)字電路的知識和具體應(yīng)用。 59 時變 0 時，分計數(shù)模塊滯后計數(shù)，考慮的器件的延時，將程序中秒的進位信號提前 1 秒。設(shè)計的過程變的相對簡單，容易修改等優(yōu)點，相信隨著電子技術(shù)的發(fā)展，數(shù)字鐘的功能會更加多樣化，滿足人們的各種需要。在此我向曾經(jīng)幫助和關(guān)心我的老師和同學(xué)致以誠摯的感謝。 end yue。 elsif clk39。139。 else y0:=0000。 else y0:=1001。039。 b=y1。 a,b,c,d:out std_logic_vector(3 downto 0)。 n2:=0000。139。 n3:=n3+1。 elsif n0=0000 and n1=0000 and n2=0000 and n3=0000 then n0:=1001。 elsif n0=0000 and n1=0000 then n0:=1001。 if (n0(0)=39。 and n0(1)=39。 end if。 ： library ieee。 end seltime。 end if。 when0100=dataout=m1。 when0110=dataout=y1。 end st。 ks v*3t nG K8! z89 Am YWpaz ad Nu K Namp。 ksv* 3t n GK 8! z8 9Am YWp azad Nu KNamp。 q Yp Eh5 pD x2z Vkum amp。 6a* C Z7 H$d q8 Kqqf H VZ Feds w Sy XTy amp。 when0100=dataout=r1。 when others =dataout=0000。 if conv=39。 begin wsel=count。 use 。 a=n0。 and n1(0)=39。 and n0(1)=39。 n2:=n21。 n2:=1001。 if n3=1010 then n3:=0000。 elsif n0=1001 then n0:=0000。 elsif clk39。 end nian。 end SEC。 if y0=0010 and y1=0000 then eryue=39。 end if。 end if。 y1:=0000。139。 begin if res=39。 35 附錄 1. 月計數(shù)模塊的程序： library ieee。 和志強和張瑞平 老師認(rèn)真負(fù)責(zé)的工作態(tài)度，嚴(yán)謹(jǐn)?shù)闹螌W(xué)精神和深厚的理論水平都使我 受 益匪淺。檢查程序后得知，月的進位 信號在月為 12 后變一直有效，其它模塊也存在這種情況，改動程序后各個模塊工作正常。并能根據(jù)仿真結(jié)果分析設(shè)計的存在的問題和缺陷，從而進行程序的調(diào)試和完善。其 VHDL 程序描述見附錄。所謂動態(tài)掃描顯示方式是在顯示某一位 LED 顯示塊的數(shù)據(jù)的時候，讓其它位不顯示，然后在顯示下一位的數(shù)據(jù)，同時關(guān)閉其他顯示塊。年計數(shù)模塊的輸出 NSEL端口接日模塊的 sel[0]。第二個進程主要實現(xiàn)計數(shù)和加減控制。 end if。 elsif rdec=39。 ca=39。 then ca=39。139。 sr1=0010。 architecture SEC of ri is signal sr0,sr1:std_logic_vector(3 downto 0)。 圖 412 日計數(shù)模塊邏輯框圖 日計數(shù)模塊的核心程序如下： library ieee。 b=m1。 m1:=0101。 m1:=0000。139。 elsif clk39。 end miao。 圖 49 鍵盤接口連接框圖 23 計數(shù)模塊設(shè)計與實現(xiàn) 秒計數(shù)模塊 秒計數(shù)模塊邏輯框圖如圖 410 所示。 when 01111011=key_code=1110。 when 11011011=key_code=0110。event and clky=39。 use 。 第一個進程是計數(shù)變量 counter 的計數(shù)進程， 當(dāng) sig2 為 1 且 counter不為 11 時， sig1 為 1 且 counter 開始記數(shù)。 else scan_code=11111111。event and clky=39。)then if(sig1=39。 sig_(0)=jt。 begin if(clky39。139。event and clky=39。 scan_code:out std_logic_vector(7 downto 0))。 鍵掃描的基本方法是將列線逐一置成低電平，然后讀行線輸入端口，如果行線中有低電平出現(xiàn)，說明按鍵已經(jīng)確定，將行向量和列向量讀入鍵碼中即可。 如果有按鍵抖動的話， tem1 會在“ 0”和“ 1”之間變動多次，但是計數(shù)過程不會停止，原因是計數(shù)由 sig2 的電平?jīng)Q定，而 sig2 一旦變成高電平，再要變成低電平，需要計數(shù)完成即 counter 等于“ 1111”時。139。 end if。event and clk1=39。 key_pre:out std_logic)。該模塊有一個時鐘輸入端口，輸入時鐘信號是分頻出來的 1KHZ的時鐘；有一個輸入端口與行線相連，用于輸入行線狀態(tài)；一個輸出端口，用 于輸出有按鍵按下的信號。本系統(tǒng)采用的就是這種行列式鍵盤 接口，相對個按鍵的鍵盤接口來說節(jié)省了 I/O 接口。 圖 41 秒信號產(chǎn)生電路框圖 本系統(tǒng)使用的晶體振蕩器電路給數(shù)字鐘提供一個頻率穩(wěn)定準(zhǔn)確的40MHz 的方波信號，其輸出至分頻電路。在控制信號中除了一般的校時信 號外，還有時鐘使能信號、時鐘清零信號。 圖 31 數(shù)字鐘的一般組成框圖 本設(shè)計在上面數(shù)字鐘結(jié)構(gòu)的基礎(chǔ)上還加入了顯示年、月、日的功能，其顯示范圍為 2021年 1月 1日至 2099年 12月 31日。由于狀態(tài)機到 HDL語言有一種標(biāo)準(zhǔn)的對應(yīng)描述方式，所以這種輸入方式最后所能達到的工作速度和芯片利用率主要取決于綜合軟件；波形描述方式是基于真值表的一種圖形輸入方式，直接描述輸入與輸出的波形關(guān)系。用這種方式描述的項目最后所能達到的性能與設(shè)計人員的水平、經(jīng)驗以及綜合軟件有很大的關(guān)系。根據(jù)適配后的仿真模型，可以進行適配后時序仿真，因為已經(jīng)得到器件的實際硬件特性（如 時延特性），所以仿真結(jié)果能比較精確的預(yù)期未來芯片的實際性能。 ASIC 實現(xiàn) VHDL 代碼或圖形方式輸入 錯誤 !未找到引用源。 系統(tǒng)劃分 錯誤 !未找到引用源。 CPLD/FPGA系統(tǒng)設(shè)計的工作流程如圖 22所示。 當(dāng) IOB控制的引腳被定義為輸出時， CLB陣列的輸出信號 OUT也可以有兩條傳輸途徑：一條是直接經(jīng) MUX送至輸出緩沖器，另一條是先存入輸出通路 D觸發(fā)器，再送至輸出緩沖器。另一方面，邏輯函數(shù)發(fā)生器 F和 G還可以作為器件內(nèi)高速 RAM或小的可讀寫存儲器使用，它由信號變換電路控制。這兩個函數(shù)發(fā)生器是完全獨立的，均可以實現(xiàn) 4輸入變量的任意組合邏輯函數(shù)。 FPGA基本結(jié)構(gòu) FPGA具有掩膜可編程門陣列的通用結(jié)構(gòu)，它由邏輯功能塊排成陣列，并由可編程的互連資源連接這些邏輯功能塊 來實現(xiàn)不同的設(shè)計。校對時間由44 矩形鍵盤進行控制，為了保證計時的穩(wěn)定及準(zhǔn)確須由晶體振蕩器提供時間基準(zhǔn)信號?？梢院敛豢鋸埖恼f，電子技術(shù)的應(yīng)用無處不在，電子技術(shù)正在不斷地改變我們的生活，改變著我們的世界。 美國 ALTERA 公司的可編程邏輯器件采用全新的結(jié)構(gòu)和先進的技術(shù)，加上 MaxplusII(或最新的 QUARTUS)開發(fā)環(huán)境，更具有高性能，開發(fā)周期短等特點，十分方便進行電子產(chǎn)品的開發(fā)和設(shè)計。根據(jù)鍵盤的結(jié)構(gòu)不同，采用不同的編碼方法。 keyboard interface IV 目錄 1 緒論 ........................................................................................... 1 選題背景 ......................................................................... 1 課題相關(guān)技術(shù)的發(fā)展 ............................................ 2 課題研究的必要性 ................................................ 2 課題研究的內(nèi)容 ......................................