【正文】 奏的生活時(shí)，人們往 3 往忘記了時(shí)間，一旦遇到重要的事情而忘記了時(shí)間，這將會帶來很大的損失。數(shù)字化的鐘表給人們帶來了極大的方便。多功能數(shù)字鐘不管在性能還是在樣式上都發(fā)生了質(zhì)的變化，有電子鬧鐘、數(shù)字鬧鐘等等。具有校時(shí)以及報(bào)時(shí)功能，可以對年、月、日、時(shí)、分及秒進(jìn)行單獨(dú)校對，使其校正到標(biāo)準(zhǔn)時(shí)間。 本設(shè)計(jì)小組成員共有三人：其他兩人分別采用原理圖設(shè)計(jì)和 Verilog HDL 語言設(shè)計(jì)。 CPLD/PGFA幾乎能完成任何數(shù)字器件的功能，上至高性能 CPU，下至簡單的 74電路。通過軟件仿真可以事先驗(yàn)證設(shè)計(jì)的正確性，在 PCB完成以后，利用CPLD/FPGA的在線修改功能，隨時(shí)修改設(shè)計(jì)而不必改動硬件電路。這些優(yōu)點(diǎn)使得 CPLA/FPGA技術(shù)在 20世紀(jì) 90年代以后得到飛速的發(fā)展，同時(shí)也大大推動了 EDA軟件和硬件描述語言 HDL的進(jìn)步。 FPGA一般由 3種可編程電路和一個(gè)用于存放編程數(shù)據(jù)的靜態(tài)存儲器 SRAM組成?？删幊踢壿嬆K CLB是實(shí)現(xiàn)邏輯功能的基本單元，它們通常規(guī)則的排列成一個(gè)陣列，散布于整個(gè)芯片；可編程輸入 /輸出模塊（ IOB）主要完成芯片上的邏輯與外部封裝腳的接口，它通常排列在芯片的四周；可編程互連資源包括各種 長度的連接線段和一 5 些可編程連接開關(guān)，它們將各個(gè) CLB之間或 CLB、 IOB之間以及 IOB之間連接起來，構(gòu)成特定功能的電路。圖 21是 CLB基本結(jié)構(gòu)框圖，它主要由邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇器等電路組成。 G有 4個(gè)輸入變量 G G G3和 G4； F也有 4個(gè)輸入變量 F F F3和 F4。邏輯函數(shù)發(fā)生器 H有 3個(gè)輸入信號；前兩個(gè)是函 數(shù)發(fā)生器的輸出 G’和 F’，而另一個(gè)輸入信號是來自信號變換電路的輸出 H1。這 3個(gè)函數(shù)發(fā)生器結(jié)合起來，可實(shí)現(xiàn)多達(dá)9變量的邏輯函數(shù)。這些數(shù)據(jù)選擇器的地址控制信號均由編程信息提供，從而實(shí)現(xiàn)所需的電路結(jié)構(gòu)。 F和 G的輸入等效于 ROM的地址碼，通過查找 ROM中的地址表可以得到相應(yīng)的組合邏輯函數(shù)輸出。 /輸出模塊 IOB。它主要由輸入觸發(fā)器、輸入緩沖器和輸出觸發(fā) /鎖存器、輸出緩沖器組成。當(dāng) IOB控制的引腳被定義為輸入時(shí)，通過該引腳的輸入信號先送入輸入緩沖器。通過編程給數(shù)據(jù)選擇器不同的控制信息，確定送至 CLB陣列的 I1和 I2是來自輸入緩沖器，還是來自觸發(fā)器。 IOB輸出端配有兩只 MOS管，它們的柵極均可編程，使 MOS管導(dǎo)通或截止，分別經(jīng)上拉電阻接通 Vcc、地線或者不接通，用以改善輸出波形和負(fù)載能力?？删幊袒ミB資源 IR可以將 FPGA內(nèi)部的 CLB和 CLB之間、 CLB和 IOB之間連接起來，構(gòu)成各種具有復(fù)雜功能的系統(tǒng)。 FPGA系統(tǒng)設(shè)計(jì)流程 一般說來，一個(gè)比較大的完整的項(xiàng)目應(yīng)該采用層次化的描述方法：分為幾個(gè)較大的模塊，定義好各功能模塊之間的接口，然后各個(gè)模塊再細(xì)分去具體實(shí)現(xiàn)，這就是 TOP DOWN（自頂向下）的設(shè)計(jì)方法。高層次設(shè)計(jì)只是定義系統(tǒng)的行為特征，可以不涉及實(shí)現(xiàn)工藝，因此還可以在廠家綜合庫的支持下，利用綜合優(yōu)化工具將高層次描述轉(zhuǎn)換成針對某種工藝優(yōu)化的網(wǎng)絡(luò)表，使工藝轉(zhuǎn)化變得輕而易舉。 7 圖 22 CPLD/FPGA系統(tǒng)設(shè)計(jì)流程 流程說明： “自頂向下”的設(shè)計(jì)方法進(jìn)行系統(tǒng)劃分。此外，還可以采用圖形輸入方式（框圖、狀態(tài)圖等），這種輸入方式具有直觀、容易理解的優(yōu)點(diǎn)。 ，主要是檢驗(yàn)系統(tǒng)功能設(shè)計(jì)的正確性。一般情況下，這一仿真步驟可略去。 編譯器 錯(cuò)誤 !未找到引用源。 綜合器 錯(cuò)誤 !未找到引用源。 適 配 器 錯(cuò)誤 !未找到引用源。 適配后時(shí)序仿真 適配報(bào)告 錯(cuò)誤 !未找到引用源。 仿真綜合庫 器件編程文件 錯(cuò)誤 ! 未 找 到 引 用源。綜合優(yōu)化是針對 ASIC芯片供應(yīng)商的某一產(chǎn)品系列進(jìn)行的，所以綜合的過程要在相應(yīng)的廠家綜合庫的支持下才能完成。一般的設(shè)計(jì)，也可略去這一步驟。 ，產(chǎn)生多項(xiàng)設(shè)計(jì)結(jié)果：（ a）適配報(bào)告，包括芯片內(nèi)部資源利用情況，設(shè)計(jì)的布爾方程描述情況等；（ b）適配后的仿真模型；（ c）器件編程文件。如果仿真結(jié)果達(dá)不到設(shè)計(jì)要求，就修改 VHDL源代碼或選擇不同速度和品質(zhì)的器件，直至滿足設(shè)計(jì)要求。 FPGA開發(fā)編程原理 硬件設(shè)計(jì)需要根據(jù)各種性能指標(biāo)、成本、開發(fā)周期等因素，確定最佳的實(shí)現(xiàn)方案，畫出系統(tǒng)框圖，選擇芯片，設(shè)計(jì) PCB并最終形成樣機(jī)。編程語言主要有 VHDL和 Verilog兩種硬件描述語 言；編程工具主要是兩大廠家Altera和 Xilinx的集成綜合 EDA軟件（如 MAX+plusII、 QuartusII、Foundation、 ISE）以及第三方工具（如 FPGA Express、 Modelsim、 Synposys SVS等）。 HDL既可以描述底層設(shè)計(jì)，也可以描述頂層的設(shè)計(jì)，但它不容易做到較高的工作速度和芯片利用率。 。有的軟件 3種輸入方法都支持，如 ActiveHDL。電路原理圖方式描述比較直觀和高效，對綜合軟件的要求不高。在圖形的方式下定義好各個(gè)工作狀態(tài)，然后在各個(gè)狀態(tài)上輸入轉(zhuǎn)換條件以及相應(yīng)的輸入輸出，最后 生成 HDL語言描述，送去綜合軟件綜合到可編程邏輯器件的內(nèi)部。這種輸入方式最后所能達(dá)到的工作速度和芯片利用率也是主要取決于綜合軟件。由于計(jì)數(shù)的起始時(shí)間不可能與標(biāo)準(zhǔn)時(shí)間（如北京時(shí)間）一 致，故需要在電路上加一個(gè)校時(shí)電路，同時(shí)標(biāo)準(zhǔn)的 1HZ 時(shí)間信號必須做到準(zhǔn)確穩(wěn)定。圖 31 所示為數(shù)字鐘的一般構(gòu) 10 成框圖。其中的控制邏輯電路是比較靈活多樣的，不斷完善它可以增強(qiáng)數(shù)字鐘的功能。其總體框架如圖 32。秒計(jì)數(shù)器滿 60后向分計(jì)數(shù)器進(jìn)位，分計(jì)數(shù)器滿 60后向小時(shí)計(jì)數(shù)器進(jìn)位，小時(shí)計(jì)數(shù)器按照“ 24翻 1”規(guī)律計(jì)數(shù)。日期部分由于日有 28天、 29天、 30天、 31天 4種情況，故日由年和月共同判斷其天數(shù)，日計(jì)滿后向月進(jìn)位，月滿后向年進(jìn)位。計(jì)時(shí)出現(xiàn)誤差時(shí)，可以用校時(shí)電路校時(shí)、校分、校秒和校年、校月和校日?？刂菩盘栍?44矩形鍵盤輸入。譯碼顯示 12 電路由七段譯碼器完成，顯示由數(shù)碼管構(gòu)成。 石英晶體的選頻特性非常好，只有某一頻率點(diǎn)的信號可以通過它 ，其它 頻率段的信號均會被它所衰減 ， 而且 ， 振蕩信號的頻率與振蕩電路中的 R、 C元件的數(shù)值無關(guān)。然后再利用分頻電路 ， 將其輸出信號轉(zhuǎn)變?yōu)槊胄盘?，其組成框圖如圖 41。分頻電路的邏輯框圖 如圖 42所示。電路中采用 Max+plusII 元器件庫中的計(jì)數(shù)器7490 進(jìn)行 硬件分頻。該模塊的時(shí)序仿真圖如圖 44 所示，滿足設(shè)計(jì)要求。下面先介紹鍵盤接口電路的工作原理，如圖 45。如圖所示，行線通 15 過一個(gè)電阻被上拉到 +5V 電壓。平時(shí)列線被置成低電平，沒有按鍵被按下的時(shí)候，行線保持高電平，而有按鍵被按下的時(shí)候，行線被拉成低電平，這時(shí)候控制器就知道有按鍵被按下，但只能判斷出在哪一行，不能判斷出在哪一列，因此接下來就要進(jìn)行鍵盤掃描，以確定具體是哪個(gè)按鍵被按下。當(dāng)然，一個(gè)完整的按鍵掃描 過程還需要配合相應(yīng)的鍵盤去抖手段才能正確的識別按鍵，不會發(fā)生重鍵和錯(cuò)誤判斷等情況。模塊的實(shí)現(xiàn)方法是先判斷是否有按鍵按下，如有按鍵按下則延時(shí)一段時(shí)間，待抖動過去之后再讀行線狀態(tài)，如果仍有低電平行線，則確定有按 16 鍵按下，然后產(chǎn)生一個(gè)有按鍵按下的信號。該模塊的邏輯框圖如圖 46 所示。 use 。 use 。 row:in std_logic_vector(3 downto 0)。 end qudou。 signal tmp1,sig2:std_logic。 tmp1=sig1(0)and sig1(1)and sig1(2)and sig1(3)。 process(clk1) begin if(clk139。139。039。039。139。 end if。139。039。 else counter=counter+39。 end if。 end if。 end behav。由于計(jì)數(shù)脈沖為 1KHZ，故從有按鍵按下到輸入信號產(chǎn)生大概需要 15ms。所以計(jì)數(shù)過程不會受抖動影響。 鍵掃描模塊的框圖如圖 47 所示。 Key_pre 是由去抖模塊輸出的有鍵按下的信號，這個(gè)信號引發(fā)按鍵掃描模塊內(nèi)部信號的變化，在該狀態(tài)信號的作用下，模塊可以鍵盤掃描。 SCAN_CODE[7..0]是掃描的鍵碼輸出端口。鍵盤掃描程序如下： library ieee。 use 。 entity ajsm is port(clky,key_pre:in std_logic。 :out std_logic_vector(3 downto 0)。 end ajsm。 signal counter:std_logic_vector(1 downto 0)。 19 begin sig2=key_pre。 process(clky) begin if(clky39。139。139。039。 else sig1=39。 counter=counter+39。 end if。 end if。 process(clky) 列線逐位輸出低電平 variable jt :std_logic。event and clky=39。)then if(sig1=39。)then jt:=sig_(3)。 end loop。 else sig_=1110。 end if。 20 process(clky) begin if(clky39。139。139。 else =0000。 end if。 process(clky) 鍵碼信號賦值 begin if(clky39。139。139。039。 sig_。 end if。 end if。 end process。 程序說明： 該程序較長，用個(gè) 4 個(gè)進(jìn)程，這里逐一介紹。 第二個(gè)進(jìn)程是根據(jù)狀態(tài)變量的狀態(tài)進(jìn)行列線的低電平的逐位輸出。 21 第三個(gè)進(jìn)程決定列線的輸出，平時(shí)輸出“ 0000”，當(dāng) sig1 為 1 時(shí)，輸出 sig_。 該模塊框圖如圖 48 所示。 圖 48 鍵碼轉(zhuǎn)換模塊邏輯框圖 鍵碼轉(zhuǎn)換的核心程序如下： library ieee。 use 。 entity jmzh is port(clky:in std_logic。 key_code:out std_logic_vector(3 downto 0))。 architecture behav of jmzh is begin process(clky) begin if(clky39。139。 when 11101101=key_code=0001。 when 11100111=key_code=0011。 when 11011101=key_code=0101。 when 11010111=key_code=0111。 when 10111101=key_code=1001。 when 10110111=key_code=1011。 when 01111101=key_code=1101。 when others =key_code=1111。 end if。 end behav。 完整的鍵盤程序應(yīng)加上剛開始介紹的分頻模塊，鍵盤接口電路總的邏輯連接框圖如圖 49 所示。 圖 410 秒計(jì)數(shù)模塊框圖 輸入端口 ENL 是秒時(shí)鐘使能信號，也是整個(gè)數(shù)字中的使能信號，高電平有效； RES 是異步清零信號； CLK 是秒脈沖輸入端口； MADD和 MDEC 是同步校時(shí)控制信號， MADD 是控制秒信號加一， MDEC 是控制秒信號減一；輸出端口 A[3..0]是秒時(shí)鐘的低位， B[3..0]是高位； CA端口是進(jìn)位輸出端口，當(dāng)秒計(jì)數(shù)到 59 時(shí)輸出高電平，其它時(shí)候輸出低電平。 use 。 entity miao is port(enl,res,clk,madd,mdec:in std_logic。 ca:out std_logic)。 architecture SEC of miao is begin process(enl,clk,res) 24 variable m0,m1:std_logic_vector(3 downto 0)。139。 m1:=0000。039。event and clk=39。 then ca=39。 if madd=39。 or enl=39。 then if m0=1000 and m1=0101 then ca=39。 實(shí)際是第 59 個(gè)脈沖 end if。