【正文】 的物質(zhì)基礎(chǔ)即為可編程邏輯器件，又稱為可編程 ASIC。 使用 FPGA 構(gòu)造數(shù)字電子系統(tǒng)，設(shè)計(jì)者可以不用考慮芯片內(nèi)部的具體結(jié)構(gòu)，也不用顧慮與外部的電路連接。至于數(shù)據(jù)在芯片內(nèi)部的處理過(guò)程，設(shè)計(jì)者不用考慮，但設(shè)計(jì)者可以通過(guò)仿真軟件觀察和驗(yàn)證數(shù)據(jù)的處理結(jié)果。 本論文以 FPGA 在數(shù)據(jù)處理中的應(yīng)用立題，系統(tǒng)闡述基于 FPGA 的數(shù)字系統(tǒng)設(shè)計(jì)方法，并嘗試設(shè)計(jì)出一個(gè)簡(jiǎn)單的系統(tǒng) ——電子鐘，掌握其設(shè)計(jì)的思想和方法，為以后設(shè)計(jì)更復(fù)雜的系統(tǒng)打下基礎(chǔ)。數(shù)字集成電路本身在不斷地進(jìn)行更新?lián)Q代。但是，隨著微電子技術(shù)的發(fā)展，設(shè)計(jì)與制造集成電路的任務(wù)已不完全由半導(dǎo)體廠商來(lái)獨(dú)立承擔(dān)。 在數(shù)字電子系統(tǒng)領(lǐng)域，存在三種基本的器件類型：存儲(chǔ)器、微處理器和邏輯器件 。微處理器執(zhí)行軟件指令來(lái)完成范圍廣泛的任務(wù)，如運(yùn)行字處理程序或視頻游戲。 2 早期的可編程器件 —— PLD 邏輯器件可分為兩大類 ——固定邏輯器件和可編程邏輯器件。另一方面，可編程邏輯器件 (PLD)是能夠?yàn)榭蛻籼峁┓秶鷱V泛的多種 邏輯容量、特性、速度和電壓參數(shù)的標(biāo)準(zhǔn)成品部件， 而且此類器件可在任何時(shí)間改變，從而完成許多種不同的功能。而且，如果器件工作不合適，或者如果應(yīng)用要求發(fā)生了變化，那么就必須開(kāi)發(fā)全新的設(shè)計(jì)。 NRE 代表在固定邏輯器件最終從芯片制造廠制造出來(lái)以前客戶需要投入的所有成本，這些成本包括工程資源、昂貴的軟件設(shè)計(jì)工具、用來(lái)制造芯片不同金屬層的昂貴光刻掩膜組以及初始原型器 件的生產(chǎn)成本。 對(duì)于可編程邏輯器件，設(shè)計(jì)人員可利用價(jià)格低廉的軟件工具快速開(kāi)發(fā)、仿真和測(cè)試其設(shè)計(jì)。 早期的可編程邏輯器件只有可編程只讀存貯器 (PROM)、紫外線可擦除只讀存貯器 (EPROM)和電可擦除只讀存貯器 (EEPROM)三種。 其后，出現(xiàn)了一類 在 結(jié)構(gòu)上稍復(fù)雜的可編程芯片，即可編程邏輯器件(PLD)，它能夠完成各種數(shù)字邏輯功能。 輸入控制與陣列或陣列輸出控制輸入輸出 圖 11 PLD 的基本框圖 這一階段的產(chǎn)品主要有 PAL(可編程陣列邏輯 )和 GAL(通用陣列邏輯 )。 PAL 器件是現(xiàn)場(chǎng)可編程的 ，它的實(shí)現(xiàn)工藝有反熔絲技術(shù)、 EPROM 技術(shù)和 EEPROM 技術(shù)。 PLA 器件既有現(xiàn)場(chǎng)可編程的，也有掩膜可編程的。它采用了 EEPROM 工藝，實(shí)現(xiàn)了電可按除、電可改寫，其輸出結(jié)構(gòu)是可編程的邏輯宏單元，因而它的設(shè)計(jì)具有很強(qiáng)的靈活性，至今仍有許多人使 用 [2]。例如，固定邏輯器件經(jīng)常更適合大批量應(yīng)用，因?yàn)樗鼈兛筛鼮榻?jīng)濟(jì)地大批量生產(chǎn)。 然而，可編程邏輯器件提供了一些優(yōu)于固定邏輯器件的重要優(yōu)點(diǎn)，包括： 1． PLD 在設(shè)計(jì)過(guò)程中為客戶提供了更大的靈活性，因?yàn)閷?duì)于 PLD 來(lái)說(shuō)，設(shè)計(jì)反復(fù)只需要簡(jiǎn)單地改變編程文件就可以了，而且設(shè)計(jì)改變的結(jié)果可立即在工作器件中看到。 3． PLD 不需要客戶支付高昂的 NRE 成本和購(gòu)買昂貴的掩膜組。 4． PLD 允許客戶在需要時(shí)僅訂購(gòu)所需要的數(shù)量，從而使客戶可控制庫(kù)存。 5． PLD 甚至在設(shè)備付運(yùn)到客戶那兒以后還可以重新編程。要實(shí)現(xiàn)這一點(diǎn)，只需要通過(guò)因特網(wǎng)將新的編程文件上載到 PLD 就可以在系統(tǒng)中創(chuàng)建出新的硬件邏輯 [3]。在這兩類可編程邏輯器件中， FPGA 采用了邏輯單元陣列LCA（ Logic Cell Array）這樣一個(gè)新概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內(nèi)部連線（ Interconnect）三個(gè)部分。 2． FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。 4． FPGA 是 ASIC 電路中設(shè)計(jì)周期最短、開(kāi)發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。 FPGA 提供了最高的邏輯密度、最豐富的特性和最高的性能。這些先進(jìn)的器件還提供諸如內(nèi)建的硬連線處理器（如IBM Power PC）、大容量存儲(chǔ)器、時(shí)鐘管理系統(tǒng)等特性，并支持多種最新的超快速器件至器件（ devicetodevice）信號(hào)技術(shù)。 與此相比， CPLD 提供的邏輯資源少得多 —— 最高約 1 萬(wàn)門。 而且CPLD 器件（如 Xilinx CoolRunner? 系列）需要的功耗極低，并且價(jià)格低廉，從而使其對(duì)于成本敏感的、電池供電的便攜式應(yīng)用（如移動(dòng)電話和數(shù)字手持助理）非常理想 [4]。換句話說(shuō) , FPGA 更適合于 觸發(fā)器豐富的結(jié)構(gòu) ,而 CPLD 更適合于觸發(fā)器有限而乘積項(xiàng)豐富的結(jié)構(gòu)。 3． 在編程上 FPGA 比 CPLD 具有更大的靈活性。 FPGA可在邏輯門下編程 ,而 CPLD 是在邏輯塊下編程。 5． CPLD 比 FPGA 使用起來(lái)更方便。而 FPGA 的編程信息需存放在外部存儲(chǔ)器上 ,使用方法復(fù)雜。這是由于FPGA 是門級(jí)編程 ,并且 CLB 之間采用分布式互聯(lián) ,而 CPLD 是邏輯塊級(jí)編程 ,并且其邏輯塊之間的互聯(lián)是集總式的。 CPLD 又可分為在編程器上編程和在系統(tǒng)編程兩類。其優(yōu)點(diǎn)是可以編程任意次 ,可在工作中快速編程 ,從而實(shí)現(xiàn)板級(jí)和系統(tǒng)級(jí)的動(dòng)態(tài)配置。 9． 一般情況下 , FPGA 的功耗要比 CPLD 大 ,且集成度越高越明顯 [5]。能夠?qū)崿F(xiàn)這一點(diǎn)的重要 5 原因之一是像賽靈思這樣的 PLD 供應(yīng)商是 “無(wú)晶圓制造廠 ”企業(yè)，并不直接擁有芯片制造工廠，賽靈思將芯片制造工作外包給聯(lián)華電子（ UMC）和東芝，他們是芯片制造行業(yè)的領(lǐng)導(dǎo)廠商。先進(jìn)的工藝技術(shù)在一系列關(guān)鍵領(lǐng)域?yàn)?PLD 提供了幫助：更快的性能、集成更多功能、降低功耗和成本等。 例如，僅僅數(shù)年前，最大規(guī)模的 FPGA 器件也僅僅為數(shù)萬(wàn)系統(tǒng)門，工作在40 MHz。然而，今天具有最先進(jìn)特性的 FPGA 可提供百萬(wàn)門的邏輯容量、工作300 MHz，成本低至不到 10 美元，并且還提供了更高水平的集成特性，如處理器和存儲(chǔ)器。 IP 核心包括從復(fù)雜數(shù)字信號(hào)處理算法和存儲(chǔ)器控制器直到總線接口和成熟的軟件微處理器在內(nèi)的一切。 本文主要內(nèi)容 本 文首先介紹了 FPGA 相關(guān)的背景知識(shí)以及 FPGA 的基本結(jié)構(gòu)和工 作原理， 闡述 了 數(shù)字系統(tǒng)的構(gòu)造方法和流程，從而為應(yīng)用 FPGA 構(gòu)建數(shù)字系統(tǒng) 打下基礎(chǔ)。 最后， 結(jié)合 此次設(shè)計(jì)的 親身 經(jīng)歷 ，對(duì) FPGA 技術(shù)進(jìn)行簡(jiǎn)單的總結(jié)。在這 20 多年的發(fā)展過(guò)程中，以 FPGA為代表的數(shù)字系統(tǒng)現(xiàn)場(chǎng)集成技術(shù)取得了驚人發(fā)展： FPGA 從最初的 1200 個(gè)可利用門，發(fā)展到 20 世紀(jì) 90 年代的 25 萬(wàn)個(gè)可利用門，進(jìn)入 2021 年以后，國(guó)際上著名的 FPGA 廠商 Altera 公司和 Xilinx 公司相繼推出了數(shù)百萬(wàn)個(gè)可利用門的單片 FPGA 芯片，將 FPGA 的集成度提高到了一個(gè)新的水 平。 可編程 I/O 單元 嵌入式 RAM 基本可編程邏輯單元 內(nèi)嵌專用內(nèi)核 底層嵌入 功能單元 布線資源 圖 21 FPGA 的基本結(jié)構(gòu) 7 每個(gè)單元簡(jiǎn)介如下： ． 可編程輸入 /輸出單元（ I/O 單元） 目前大多數(shù) FPGA 的 I/O 單元被設(shè)計(jì)為可編程模式，即通過(guò)軟件的靈活配置，可適應(yīng)不同的電器標(biāo)準(zhǔn)與 I/O 物理特性；可以調(diào)整匹配阻抗特性，上下拉電阻；可以調(diào)整輸出驅(qū)動(dòng)電流的大小等。 FPGA 內(nèi)部寄存器可配置為帶同步 /異步復(fù)位和置位、時(shí)鐘使能的觸發(fā)器，也可以配置成為鎖存器。一般來(lái)說(shuō)，比較經(jīng)典的基本可編程單元的配置是一個(gè)寄存器加一個(gè)查找表，但不同廠商的寄存器和查找表的內(nèi)部結(jié)構(gòu)有一定的差異，而且寄存器和查找表的組合模式也不同。由于 FPGA 內(nèi)部除了基本可編程邏輯單元外，還有嵌入式 的 RAM、PLL 或者是 DLL，專用的 Hard IP Core 等，這些模塊也能等效出一定規(guī)模的系統(tǒng)門，所以簡(jiǎn)單科學(xué)的方法是用器件的 Register 或 LUT 的數(shù)量衡量。嵌入式塊 RAM 可以配置為單端口RAM、雙端口 RAM、偽雙端口 RAM、 CAM、 FIFO 等存儲(chǔ)結(jié)構(gòu)。寫入 CAM 的數(shù)據(jù)會(huì)和其內(nèi)部存儲(chǔ)的每一個(gè)數(shù)據(jù)進(jìn)行比較，并返回與端口數(shù)據(jù)相同的所有內(nèi)部數(shù)據(jù)的地址。 除了塊 RAM， Xilinx 和 Lattice 的 FPGA 還可以靈活地將 LUT 配置成RAM、 ROM、 FIFO 等存儲(chǔ)結(jié)構(gòu)。布線資源的劃分： (1) 全局性的專用布線資源：以完成器件內(nèi)部的全局時(shí)鐘和全局復(fù)位 /置位的布線； (2) 長(zhǎng)線資源：用以完成器件 Bank 間的一些高速信號(hào)和一些第二全局時(shí)鐘信號(hào)的布線。 由于在設(shè)計(jì)過(guò)程中，往往由布局布線器自動(dòng)根據(jù)輸入的邏輯網(wǎng)表的拓?fù)浣Y(jié)構(gòu)和約束條件選擇可用的布線資源連通所用的底層單元模塊，所以常常忽略布線資源。 底層嵌入功能單元 [7] 8 基于查找表結(jié)構(gòu)的 FPGA 查找表（ LookUpTable)簡(jiǎn)稱為 LUT， LUT 本質(zhì)上就是一個(gè) RAM。 當(dāng)用戶 通過(guò)原理圖或 HDL 語(yǔ)言描述了 一個(gè)邏輯電路，PLD/FPGA 開(kāi)發(fā)軟件會(huì)自動(dòng)計(jì)算邏輯電路的所有可能的結(jié)果，并把結(jié)果事先寫入 RAM， 這樣，每輸入一個(gè)信號(hào)進(jìn)行邏輯運(yùn)算就等于輸入一個(gè)地址進(jìn)行查表，找出地址對(duì)應(yīng)的內(nèi)容，然后輸出即可。 進(jìn)位和控制邏輯查找表1 11 41 31 2G 1G 2G 3G 4查找表1 11 41 31 2F 1F 2F 3F 4進(jìn)位和控制邏輯QC KRSDE CQC KRSDE CF 5 I NC I NC L KC I NC L KC EC O U TYY BX BXY QX QD 觸 發(fā)器D 觸 發(fā)器 圖 22 基于查找表（ LUT）的 FPGA 的結(jié)構(gòu) 查找表結(jié)構(gòu)的 FPGA 邏輯實(shí)現(xiàn)原理 由于 LUT 主要適合 SRAM 工藝生產(chǎn)，所以目前大部分 FPGA 都是基于 SRAM工藝的，而 SRAM 工藝的芯片在掉電后信息就會(huì)丟失，一定需要外加一片專用 9 配置芯片，在上電的時(shí)候，由這個(gè)專用配置芯片把數(shù)據(jù)加載到 FPGA 中，然后FPGA 就可以正常工作，由于配置時(shí)間很短，不會(huì)影響系統(tǒng)正常工作。以 圖 23 電路 所示。 該電路中 D 觸發(fā)器是直接利用 LUT后面 D 觸發(fā)器來(lái)實(shí)現(xiàn)。觸發(fā)器的輸出與 I/O 腳相連，把結(jié)果輸出到芯片管腳。（以上這些步驟都是由軟件自動(dòng)完成的，不需要人為干預(yù)） 這個(gè)電路是一個(gè)很簡(jiǎn)單的例子，只需要一個(gè) LUT 加上一個(gè)觸發(fā)器就可以完成。 FPGA 的工作原理 FPGA 中實(shí) 現(xiàn)各種組合邏輯功能的原理是，通過(guò)對(duì)各存儲(chǔ)器單元的編程，來(lái)控制門陣列中的開(kāi)與關(guān)，從而實(shí)現(xiàn)不同的邏輯功能。存儲(chǔ)單元中的編程數(shù)據(jù)一旦確定，門陣列的邏輯關(guān)系也就確定了。 FPGA 中就是由很多類似這樣的基本邏輯單元來(lái)完成各種復(fù)雜邏輯功能的。 10 數(shù)字系統(tǒng)的組成 數(shù)字系統(tǒng)能夠完成存儲(chǔ)、處理、和傳輸數(shù)字信息的功能。大型的數(shù)字系統(tǒng)還可以包含若干的子系統(tǒng)，其結(jié)構(gòu)如下圖所示?？刂破鹘邮芡獠枯斎胄盘?hào)和各個(gè)邏輯功能部件或子系統(tǒng)的反饋輸入信號(hào)，進(jìn)行處理后，發(fā)出各種控制命令，用來(lái)控制各邏輯功能部件或子系統(tǒng)（對(duì)于由若干字系統(tǒng)組成的數(shù)字系統(tǒng)而言）協(xié)調(diào)的工 作，實(shí)現(xiàn)整個(gè)數(shù)字系統(tǒng)的復(fù)雜功能。 數(shù) 據(jù) 處 理 器（ 子 系 統(tǒng) 1 ）子 系 統(tǒng) 2子 系 統(tǒng) n? ?控 制 器控制信號(hào)反饋信號(hào)控制信號(hào)控制信號(hào)反饋信號(hào)反饋信號(hào) 圖 24 數(shù)字系統(tǒng)的組成 數(shù)字系統(tǒng) 設(shè)計(jì)方法 隨著數(shù)字集成技術(shù)和計(jì)算機(jī)技術(shù)的發(fā)展，數(shù)字系統(tǒng)設(shè)計(jì)的理論和方法也在不斷的發(fā)展和變化。 傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法是利用真值表、卡諾圖、狀態(tài)方程組、狀態(tài)轉(zhuǎn)換圖等描述工具建立系統(tǒng)模型進(jìn)行系統(tǒng)設(shè)計(jì)的方法。這樣的數(shù)字系統(tǒng)設(shè)計(jì)方法有多種，常用的有自頂向下法和自底向上法等。該設(shè)計(jì)方法的具體實(shí)施過(guò)程是：首先根據(jù)系統(tǒng)的總體功能要求， 11 進(jìn)行系統(tǒng)級(jí)設(shè)計(jì)； 然后按照一定的標(biāo)準(zhǔn)將整個(gè)系統(tǒng)劃分成若干子系統(tǒng)；接著將各個(gè)子系統(tǒng)劃分為若干功能模塊，針對(duì)各模塊進(jìn)行邏輯電路設(shè)計(jì)。子系統(tǒng)劃分的太少，則失去了模塊化設(shè)計(jì)的特點(diǎn)；子系統(tǒng)劃分的太多，則系統(tǒng)之間的連接過(guò)于復(fù)雜，容易出錯(cuò)。數(shù)據(jù)處理模塊的設(shè)計(jì)一般比較簡(jiǎn)單，子系統(tǒng)設(shè)計(jì)的主要任務(wù)是控制器模塊的設(shè)計(jì)。該方法是從底層設(shè)計(jì)開(kāi)始的，設(shè)計(jì)者無(wú)論是取用現(xiàn)成模塊還是自行設(shè)計(jì)電路，其設(shè)計(jì)成本和開(kāi)發(fā)周期都優(yōu)于自頂向下法；但由于設(shè)計(jì)是從低級(jí)別開(kāi)始，所以不能保證整體設(shè)計(jì)的最佳性。若采用自頂向下的設(shè)計(jì)方法，則需要先進(jìn)行系統(tǒng)級(jí)設(shè)計(jì)，再進(jìn)行邏輯級(jí)。 1． 系統(tǒng)級(jí)設(shè)計(jì)的過(guò)程 (1) 在詳細(xì)了解設(shè)計(jì)任務(wù)的基礎(chǔ)上，確定頂層系統(tǒng)的方案 這是設(shè)計(jì)過(guò)程的第一階段，要求對(duì)設(shè)計(jì)任務(wù)做透徹地了解，確定設(shè)計(jì)任務(wù)及系統(tǒng)的整體功能、輸入信號(hào)及輸出信號(hào)。設(shè)計(jì)算法就是尋求一個(gè)解決問(wèn)題的步驟，實(shí)質(zhì)是把系統(tǒng)要 實(shí)現(xiàn)的復(fù)雜運(yùn)算分解成一組有序進(jìn)行的子運(yùn)算。 系統(tǒng)級(jí)設(shè)計(jì)實(shí)質(zhì)上是原理 性設(shè)計(jì)，是數(shù)字系統(tǒng)設(shè)計(jì)的關(guān)鍵步驟，也是最困難的、最具有創(chuàng)