【正文】 可分為兩大類 ——固定邏輯器件和可編程邏輯器件。 EDA 技術(shù)的物質(zhì)基礎(chǔ)即為可編程邏輯器件，又稱為可編程 ASIC。它突破了并行處理、流水級(jí)數(shù)的限制，具有反復(fù)的可編程能力，從而有效的地利用了片上資源，加上高效的硬件描述語(yǔ)言 (VHDL)，從而為數(shù)字系統(tǒng)設(shè)計(jì)提供了極大的方便。 gave a briefing on the development of VHDL language, VHDL language and other features. The main work is based on the principles and methods, design an electronic clock system to the adoption of the system, embodied in the FPGA data processing of applications. The electronic clock system is fully functional, designed clear ideas. Based on VHDL system procedures, The system is modular in design methods. It includes 8 subsystem design process modules： frequency division system, 60 M counter system, 24 M counter system, Alarm clock settings system, timing system, i60BCD system, i24BCD system, and convert binary into SevenSegment code system. each subroutine have been simulated by EDA tools, with a simulation map. The modules will be the final assembly as a whole the electronic clock. Key words EDA。它由早期的電子管、晶體管、小中規(guī)模 集成電路、發(fā)展到超大規(guī)模集成電路以及許多具有特定功能的專用集成電路。然后，可快速將設(shè)計(jì)編程到器件中，并立即在實(shí)際運(yùn)行的電路中對(duì)設(shè)計(jì)進(jìn)行測(cè)試。 2． PLD 不需要漫長(zhǎng)的前導(dǎo)時(shí)間來(lái)制造原型或正式產(chǎn)品 ——PLD 器件已經(jīng)放在分銷商的貨架上并可 隨時(shí)付運(yùn)?，F(xiàn)在最新 的FPGA 器件，如 Xilinx Virtex? 系列中的部分器件，可提供八百萬(wàn) “系統(tǒng)門 ”（相對(duì)邏輯密度）。 6． CPLD 的速度比 FPGA 快 ,并且具有較大的時(shí)間 可預(yù)測(cè)性。 同樣重要的是， PLD 現(xiàn)在有越來(lái)越多的核心技術(shù)（ IP）庫(kù)的支持 用戶可利用這些預(yù)定義和預(yù)測(cè)試的軟件模塊在 PLD 內(nèi)迅速實(shí)現(xiàn)系統(tǒng)功能。 3． 嵌入式塊 RAM 目前大多數(shù) FPGA 都有內(nèi)嵌的塊 RAM。也有少數(shù) FPGA 采用反熔絲或 Flash 工藝，對(duì)這種 FPGA，就不需要外加專用的配置芯片。數(shù)字系統(tǒng)主要由數(shù)據(jù)處理器和控制器兩部分組成。 2． 自底向上法 自底向上法是根據(jù)系統(tǒng)要求，從具體的器件、邏輯部件或者想死系統(tǒng)開(kāi)始，憑 借設(shè)計(jì)者熟練的技巧和豐富的經(jīng)驗(yàn)通過(guò)對(duì)其進(jìn)行相互連接、修改和擴(kuò)大，構(gòu)造所要求的系統(tǒng)。描述是電路與系統(tǒng)設(shè)計(jì)的輸入方法，它可以 12 采用圖形輸入、硬件描述語(yǔ)言或二者混合使用的方法輸入。 3． 同種類型的 FPGA 可以用于不同類型的設(shè)計(jì)中，以降低庫(kù)存費(fèi)用。 基于 FPGA 的應(yīng)用系統(tǒng)設(shè)計(jì)大體分為設(shè)計(jì)輸入、綜合、功能仿真 (前仿真）、實(shí)現(xiàn)、時(shí)序仿真（后仿真）、配置下載等六個(gè)流程。 5． 時(shí)序分析 在設(shè)計(jì)實(shí)現(xiàn)過(guò)程中，在映射后需要對(duì)一個(gè)設(shè)計(jì)的實(shí)際功能塊的延時(shí)和估計(jì)的布線延時(shí)進(jìn)行時(shí)序分析；而在布局布線后，也要對(duì)實(shí)際布局 布線的功能塊延 15 時(shí)和實(shí)際布線延時(shí)進(jìn)行靜態(tài)時(shí)序分析。有專家認(rèn)為，在 21 世紀(jì)中，幾乎全部的數(shù)字系統(tǒng)設(shè)計(jì)將由 VHDL 與 Verilog 語(yǔ)言承擔(dān)。 4． 接口的匹配。 architecture arch of div1024 is input: clk output: f1hz signal count : integer range 0 to 1023。 USE 。 ELSIF CLK39。 END IF。 21 H o u rc l kc l rH H [ 3 ? 0 ]H L [ 3 ? 0 ] 圖 36 二十四進(jìn)制計(jì)數(shù)器模塊 同樣可以把 2 片 74160 芯片連成二十四進(jìn)制計(jì)數(shù)器， 其電路圖 如下 。 Q1:=(OTHERS=39。)。 其中CHOOSE 為選擇需要調(diào)整的位置， ADJ 為調(diào)整的使能端，高有效，整個(gè)調(diào)整時(shí)間的實(shí)現(xiàn)是在暫停的前提下進(jìn)行的。 校時(shí) 模塊 如 圖 38 所示 。 ELSE Q0:=Q0+1。)。 LIBRARY IEEE。 END IF。139。 ENTITY CNT60 IS PORT(CLK,RST,EN:IN STD_LOGIC。 if count=63 then f1hz=39。對(duì)在靜態(tài)編譯中不能完全處理的問(wèn)題，采用部分匹配的方法，而對(duì)于全部的匹配因?yàn)閰?shù)變化種類太多，缺少足夠信息而采取信息下傳，在動(dòng)態(tài)模擬調(diào)試時(shí)匹配。 VHDL 的主要優(yōu)點(diǎn)有： 1． VHDL 支持自頂至下的和基于庫(kù)的設(shè)計(jì)方法，而且支持同步電路、異步電路、 FPGA 以及其他隨機(jī)電路的設(shè)計(jì)。靜態(tài)時(shí)序分析器可以用來(lái)檢查設(shè)計(jì)的邏輯和時(shí)序，以便計(jì)算各通路性能，識(shí)別可靠的蹤跡，檢測(cè)建立和保持時(shí)間的配合。HDL 設(shè)計(jì)方式是現(xiàn)今設(shè)計(jì)大規(guī)模數(shù)字集成電路的良好方式。所謂膠合邏輯，即將系統(tǒng)的主要元件連接在一起的邏輯。劃分、綜合和驗(yàn)證則采用 EDA 軟件平臺(tái)自動(dòng)完成。 數(shù)字系統(tǒng) 設(shè)計(jì)的一般過(guò)程 數(shù)字系統(tǒng)設(shè)計(jì)分為系統(tǒng)級(jí)設(shè)計(jì)和邏輯級(jí)設(shè)計(jì)兩個(gè)階段。圖中數(shù)據(jù)處理器由寄存器和組合電路組成，寄存器用于暫存信息；組合電路實(shí)現(xiàn)對(duì)數(shù)據(jù)的加工和處理。 圖 23 FPGA 邏輯實(shí)現(xiàn)原理 A,B,C,D 由 FPGA 芯片的管腳輸入后進(jìn)入可編程連線，然后作為地址線連到到 LUT， LUT 中已經(jīng)事先寫入了所有可能的邏輯結(jié)果，通過(guò)地址查找到相應(yīng)的數(shù)據(jù)然后輸出，這樣組合邏輯就 實(shí)現(xiàn)了。 CAM，即為內(nèi)容地址存儲(chǔ)器。此類 IP 核心為客戶節(jié)約了大量時(shí)間和費(fèi)用，否則，用戶可能需要數(shù)月的時(shí)間才能實(shí)現(xiàn)這些功能，而且還會(huì)進(jìn)一步延遲產(chǎn)品推向市間 [6]。 7． 在編程方式上 , CPLD 主要是基于 E2PROM 或 FLASH 存儲(chǔ)器編程 ,編程次數(shù)可達(dá) 1 萬(wàn)次 ,優(yōu)點(diǎn)是系統(tǒng)斷電時(shí)編程信息也不丟失。 FPGA 被應(yīng)用于范圍廣泛的領(lǐng)域中，從數(shù)據(jù)處理和存儲(chǔ)直到儀器儀表、電信和數(shù)字信號(hào)處理。 PLD 供應(yīng)商在設(shè)計(jì)其可編程器件時(shí)已經(jīng)支付了這些成本，并且可通過(guò) PLD 產(chǎn)品線延續(xù)多年的生命期來(lái)分?jǐn)傔@些成本。由于結(jié)構(gòu)的限制，它們只能完成簡(jiǎn)單的邏輯功能 。系統(tǒng)設(shè)計(jì)師們更愿意自己設(shè)計(jì)專用集成電路 (ASIC)芯片，而且希望ASIC 的設(shè)計(jì)周期盡可能短，最好是在實(shí)驗(yàn)室里就能設(shè)計(jì)出合適的 ASIC 芯片，并且立即投入實(shí)際應(yīng)用之中，因而出現(xiàn)了現(xiàn)場(chǎng)可編程邏輯器件 (FPLD)，其中應(yīng)用最廣泛的當(dāng)屬現(xiàn)場(chǎng)可編程門陣列 (FPGA)和復(fù)雜可編程邏輯器件 (CPLD)。 VHDL。在現(xiàn)代電子技術(shù)中，可編程器無(wú)疑是扮演著重要角色。 在 80 年代，電子產(chǎn)品的規(guī)模和復(fù)雜程度的增加促使第二代 EDA 工具的產(chǎn)生。微處理器執(zhí)行軟件指令來(lái)完成范圍廣泛的任務(wù)，如運(yùn)行字處理程序或視頻游戲。 輸入控制與陣列或陣列輸出控制輸入輸出 圖 11 PLD 的基本框圖 這一階段的產(chǎn)品主要有 PAL(可編程陣列邏輯 )和 GAL(通用陣列邏輯 )。 5． PLD 甚至在設(shè)備付運(yùn)到客戶那兒以后還可以重新編程。 而且CPLD 器件（如 Xilinx CoolRunner? 系列）需要的功耗極低，并且價(jià)格低廉，從而使其對(duì)于成本敏感的、電池供電的便攜式應(yīng)用（如移動(dòng)電話和數(shù)字手持助理）非常理想 [4]。其優(yōu)點(diǎn)是可以編程任意次 ,可在工作中快速編程 ,從而實(shí)現(xiàn)板級(jí)和系統(tǒng)級(jí)的動(dòng)態(tài)配置。 最后， 結(jié)合 此次設(shè)計(jì)的 親身 經(jīng)歷 ，對(duì) FPGA 技術(shù)進(jìn)行簡(jiǎn)單的總結(jié)。 除了塊 RAM， Xilinx 和 Lattice 的 FPGA 還可以靈活地將 LUT 配置成RAM、 ROM、 FIFO 等存儲(chǔ)結(jié)構(gòu)。觸發(fā)器的輸出與 I/O 腳相連，把結(jié)果輸出到芯片管腳。 數(shù) 據(jù) 處 理 器（ 子 系 統(tǒng) 1 ）子 系 統(tǒng) 2子 系 統(tǒng) n? ?控 制 器控制信號(hào)反饋信號(hào)控制信號(hào)控制信號(hào)反饋信號(hào)反饋信號(hào) 圖 24 數(shù)字系統(tǒng)的組成 數(shù)字系統(tǒng) 設(shè)計(jì)方法 隨著數(shù)字集成技術(shù)和計(jì)算機(jī)技術(shù)的發(fā)展，數(shù)字系統(tǒng)設(shè)計(jì)的理論和方法也在不斷的發(fā)展和變化。 1． 系統(tǒng)級(jí)設(shè)計(jì)的過(guò)程 (1) 在詳細(xì)了解設(shè)計(jì)任務(wù)的基礎(chǔ)上，確定頂層系統(tǒng)的方案 這是設(shè)計(jì)過(guò)程的第一階段，要求對(duì)設(shè)計(jì)任務(wù)做透徹地了解，確定設(shè)計(jì)任務(wù)及系統(tǒng)的整體功能、輸入信號(hào)及輸出信號(hào)。首先闡述了FPGA 各結(jié)構(gòu)的簡(jiǎn)要介紹以及 FPGA 的工作原理；并對(duì) 數(shù)字系統(tǒng)設(shè)計(jì) 的組成，其中 常用 的 兩種 設(shè)計(jì) 方法和 數(shù)字系統(tǒng)設(shè)計(jì) 的 基本 流程 進(jìn)行了 簡(jiǎn)單 介紹 。 基于 FPGA 的應(yīng)用系統(tǒng)設(shè)計(jì) 實(shí)現(xiàn)邏輯功能只是 FPGA 或任何數(shù)字系統(tǒng)設(shè)計(jì)必須達(dá)到的一個(gè)目標(biāo)，為了使設(shè)計(jì)獲得成功，還必須滿足以下屬性： 1． 性能：邏輯器件必須在要求的速度下工作，性能可以用以下幾種方案來(lái)衡量， 比如吞吐量和等待時(shí)間。 3． 仿真驗(yàn)證 從廣義上講，設(shè)計(jì)驗(yàn)證包括功能與時(shí)序仿真和電路驗(yàn)證。 設(shè) 計(jì) 輸 入 綜 合布 局 布 線時(shí) 序 分 析編 程 和 配 置 仿 真功 能 分 析 調(diào) 試 工 程 更 改 管 理時(shí) 序 逼 近 圖 31 數(shù)字系統(tǒng)的設(shè)計(jì)流程 6． 下載驗(yàn)證 下載是在功能仿真和時(shí)序仿真正確的前提下，將綜合后形成的位流下載到具體的 FPGA 芯片中，也叫芯片配置， FPGA 設(shè)計(jì)有兩種配置模式：直接由計(jì)算機(jī)經(jīng)過(guò)專用下載電纜進(jìn)行配置；由外圍配置芯片進(jìn)行上電時(shí)自動(dòng)配置。這些特點(diǎn)符合 IC 設(shè)計(jì)的市場(chǎng)要求。 系 統(tǒng) 分 析 和 劃 分寫 出 各 模 塊 V H D L 程 序?qū)?出 各 模 塊 V H D L 測(cè) 試 標(biāo) 準(zhǔn) 對(duì) V H D L 模 塊 進(jìn) 行 模 擬 仿 真 將 V H D L 模 塊 組 合 成 門 級(jí) 電 路 門 級(jí) 電 路 仿 真 電 路 物 理 實(shí) 現(xiàn)（ 調(diào) 整 ） 圖 32 基于 VHDL 的數(shù)字系統(tǒng)設(shè)計(jì) 18 電子鐘主要功能模塊設(shè)計(jì) 數(shù)字鐘系統(tǒng)是由各個(gè)功能模塊組成的，在 這里主要介紹 其中的 分頻模塊，六十進(jìn)制計(jì)數(shù)器模塊，二十四進(jìn)制計(jì)數(shù)器 模塊，校時(shí)模塊和 BCD 七段顯示譯碼器模塊。039。 COUT:OUT STD_LOGIC)。 THEN IF Q0=9 and Q1=5 THEN Q0:=(OTHERS=3