【正文】 碼管顯示 339。ha。d6:disp_dat = clktime[19:16]。正常時間情況、鬧鐘設(shè)定以及查看鬧鐘所設(shè)定好的時間都是同樣的原理，當(dāng)他們被按下數(shù)碼管會顯示對應(yīng)的模式相應(yīng)的數(shù)字。h2f74。 //中音 1 的分頻系數(shù)值 439。 //計數(shù)器清零 beep_r = ~beep_r。 當(dāng)時間（ hour[23:0]）等于設(shè)定的鬧鐘時間（ clktime[23:0]）時，鬧鐘觸發(fā)時，播放嘀嘀嘀報警聲，鬧鐘會響 10 秒的時間(clktime[23:0]+10 =hour[23:0])。仿真的結(jié)果達(dá)到預(yù)期，通過。b1。 //時間計算及校準(zhǔn)部分 always (negedge sec)//計時處理 begin hour[3:0] = hour[3:0] + 139。 //計數(shù)器清零 clk1 = ~clk1。 //蜂鳴器截止寄存器 reg clktime_en = 139。h235956。 整體信號定義 對整個模塊進(jìn)行信號定義。 浙江理工大學(xué)科技與藝術(shù)學(xué)院本科畢業(yè)設(shè)計 (論文 ) 17 鍵盤控制電路 鍵盤控制電路要實現(xiàn)時鐘系統(tǒng)調(diào)時的 功能和鬧鈴開關(guān)的功能。 核心板包含一個 48MHz 的有源晶振作為系統(tǒng)的時鐘源。 （ 1） 核心板的硬件資源 核心板采用 4 層板精心設(shè)計，采用 120 針接口。 ? 設(shè)計能夠在多個層次上加以描述，從開關(guān)級、門級、寄存器傳送級（ RTL）到算法級，包括進(jìn)程和隊列級。當(dāng)然 ,完整的硬件描述語言足以對從最復(fù)雜的芯片到完整的電子系統(tǒng)進(jìn)行描述。 （ 10）【 powerplay power analyzer tool】選項： PowerPlay 功耗分析工具。使用此工具可以對工程進(jìn)行綜合、仿真、時序分析，等等。 第五章對全文的總結(jié)，對本系統(tǒng)功能實現(xiàn)以及制作 過程中需要注意的方面，及整個系統(tǒng)軟件編寫中所吸取的經(jīng)驗教訓(xùn)進(jìn)行論述，同時，也對整個研究應(yīng)用進(jìn)行展望。設(shè)計采用 FPGA 現(xiàn)場可編程技術(shù)，運用自頂向下的設(shè)計思想設(shè)計電子鐘。目前應(yīng)用的數(shù)字鐘不僅可以實現(xiàn)對年、月、日、時、分、秒的數(shù)字顯示，還能實現(xiàn)對電子鐘所在地點的溫度顯示和智能鬧鐘功能，廣泛應(yīng)用于車站、醫(yī)院、機(jī)場、碼頭、廁所等公共場所的時間顯示。 第二章從研究任務(wù)著手，選擇符合設(shè)計要求的常用芯片及其它元器件，詳細(xì)論述了各接口電路的設(shè)計與連接，以模塊化的形式，整合數(shù)字化時鐘硬件的設(shè)計從小到大，從局部到整體，循序漸進(jìn)，最終實現(xiàn)一個功能齊全的數(shù)字化時鐘系統(tǒng)。 （ 2）【 Pin】選項：為當(dāng)前層次樹的一個或多個邏輯功能塊分配芯片引腳或芯片內(nèi)的位置。 （ 7）【 piler tool】選項：它是一個編譯工具，可以有選擇對項目中的各個文 件進(jìn)行分別編譯。語言從 C 編程語言中繼承了多種 操作符和結(jié)構(gòu)。 ? 人和機(jī)器都可閱讀 Verilog 語言，因此它可作為 EDA 的工具和設(shè)計者之間的交互語言。 ? 語言在特定情況下是非確定性的，即在不同的模擬器上模型可以產(chǎn)生不同的結(jié)果；例如，事件隊列上的事件順序在標(biāo)準(zhǔn)中沒有定義。 （ 4） 時鐘電路 FPGA 內(nèi)部沒振蕩電路，使用有源晶振是比較理想的選擇。公共端常被稱作位碼，而將其他的 8 位稱作段碼。 浙江理工大學(xué)科技與藝術(shù)學(xué)院本科畢業(yè)設(shè)計 (論文 ) 19 蜂鳴器模塊： 根據(jù)計時模塊，鬧鐘模塊給出的使能信號，判定蜂鳴器是整點報時，還是鬧鐘響鈴。 // 定義顯示數(shù)據(jù)寄存器 reg [8:0] count1。h0。 if(count == 1539。以此類推，當(dāng)分十位 hour[15,12]為 5 和分個位為 9 時（即 59 分），時個位加 1,與此同時分個位 hour[19,16]和分十位都清零。ha) //加到 10，復(fù)位 begin hour[11:8] = 439。h0。因此改變 key 的值，觀察仿真結(jié)果是否正確。(!(beep_count_end == 1639。 //中音 1 的分頻系數(shù)值 439。h2,439。 在此設(shè)計中占非常重要的地位，它是確保時間能直觀呈現(xiàn)的橋梁。d5:disp_dat = 439。d12:disp_dat = hour[15:12]。 //選擇第二個數(shù)碼 管顯示 339。d7:dig_r = 839。h99。 //顯示 9 439。 軟件編譯后的結(jié)果： 圖 軟件編譯結(jié)果圖 通過上圖 可以知道，整個設(shè)計值用了 383 個邏輯單元，占用很少的資源。通過查找書本 ，修改 輸出引腳 ，解決了這個問題。 [4]． 趙保經(jīng)，中國集成 電路大全，國防工業(yè)出版社 ,1985。 [14]． 康華光，電子技術(shù)基礎(chǔ)，高等教育出版社， 2021 [15]． 宋春榮，通用集成電路速查手冊，山東科學(xué)技術(shù)出版社， 1995。在 Verilog HDL語言的學(xué)習(xí)上還存在一些問題，沒有深入的學(xué)習(xí)，對于有些語法錯誤，還需要仔細(xì)的查找。調(diào)試過程中出現(xiàn)了一些問題，并一一解決： （ 1）在進(jìn)行系統(tǒng)聯(lián) 機(jī)調(diào)試時，要注意電源是否接通， PC 機(jī)的接口和核心板上的JTAG 下載口是否連接正確。 基于 FPGA的數(shù)字時鐘設(shè)計 30 第五章 系統(tǒng)調(diào)試及運行結(jié)果分析 硬件調(diào)試 在軟件聯(lián)機(jī)調(diào)試之前，首先要確定硬件是否完全正確。 //顯示 7 439。ha4。d5:dig_r = 839。 //顯示 endcase //數(shù)碼管選擇 case(count1[3:1]) //選擇數(shù)碼管顯示位 339。 //秒十位 439。ha。 //鬧鈴響起后，需要手動關(guān)閉鬧鈴 浙江理工大學(xué)科技與藝術(shù)學(xué)院本科畢業(yè)設(shè)計 (論文 ) 27 else if ((clktime[23:0] = hour[23:0])amp。h8:beep_count_end = 1639。 //中音 4 的分頻系數(shù)值 439。當(dāng)鬧鈴設(shè)置為整點是，會先進(jìn)行整點報 時，然后進(jìn)入鬧鈴。 dout2 = dout1。ha) //加到 10，復(fù)位 begin hour[19:16] = 439。 // 秒的十位加一 if(hour[7:4] = 439。 //置位秒標(biāo)志 end End 分頻模塊仿真 通過設(shè)置功能仿真，檢查代碼的正確性 仿真結(jié)果 圖 分頻模塊波形仿真圖 右上圖可以知道，計數(shù)寄存器 count 累加到 23999 時，重新變?yōu)?0，共計數(shù)了 24000個值。 分頻模塊 實現(xiàn) 分頻 模塊描述 對于分頻模塊，關(guān)鍵是生成個 1Hz 的時鐘信號。 reg [4:0] dout2 = 539。 // 數(shù)碼管選擇輸出引腳 a output [7:0] seg。因此可以利用一個 PWM 來控制 BEEP，通過改變 PWM 的頻率來得到不同的聲響，也可以用來播放音樂。為了得到 一個穩(wěn)定、精確的時鐘頻率，有源晶振的供電電源經(jīng)過了 LC 濾波。 通過 JTAG 結(jié)果，利用 Quartus II 軟件可以直接對 FPGA 進(jìn)行單獨的硬件重新配置。 ? 如圖顯示了 Verilog HDL 的混合方式建模能力，即在一個設(shè)計中每個模塊均可以在不同設(shè)計層次上建模。這些方式包括：行為描述方式— 使用過程化結(jié)構(gòu)建模；數(shù)據(jù)流方式 — 使用連續(xù)賦值語句方式建模；結(jié)構(gòu)化方式 —使用門和模塊實例語句描述建模。數(shù)字系統(tǒng)能夠按層次描述，并可在相同描述中顯 式地進(jìn)行時序建模。 （ 1）【 Stop process】選項：停止編譯設(shè)計項目。單擊對話框最上第一欄右側(cè)的“?”按鈕，找到文件夾 已存盤的文件，再單擊打開按鈕，既出現(xiàn)如圖所示的設(shè)置情況。第一次是擺和擺輪游絲的發(fā)明，相對穩(wěn)定的機(jī)械振蕩頻率源使鐘表的走時差從分級縮小到秒級，代表性的產(chǎn)品就是帶有擺或擺輪游絲的機(jī)械鐘或表。 摘 要 本設(shè)計為一個多功能的數(shù)字時鐘，具有時、分、秒計數(shù)顯示功能，以 24 小時循環(huán)計數(shù)；具有校對功能。 二十一世紀(jì)的今天，最具代表性的計時產(chǎn)品就是電子時鐘，它是近代世界鐘表業(yè)界的第三次革命。點擊后彈出對話框。 圖 II 菜單欄設(shè)定引腳下拉圖 4) 【 processing】菜單 【 processing】菜單的功能是對所設(shè)計的電路進(jìn)行編譯和檢查設(shè)計的正確性。被建模的數(shù)字系統(tǒng)對象的復(fù)雜性可以介于簡單的門和完整的電子數(shù)字系統(tǒng)之間。 ? 可采用三種不同方式或混合方式對設(shè)計建模。 ? 能夠使用門和模塊實例化語句在結(jié)構(gòu)級進(jìn)行結(jié)構(gòu)描述。本系統(tǒng)采用的是 JTAG 配置模式下載配置數(shù)據(jù)到 FPGA。 核心板包含一個 50MHz 的有源晶振作為系統(tǒng)的時鐘源。當(dāng)在 BEEP 輸入一定頻率的脈沖時，蜂鳴器蜂鳴，改變輸入頻率可以改變蜂鳴器的響聲。 output [7:0] dig。b11111。 //鬧鐘使能信號 模塊框圖 通過 quartus II 的 creat symble for current file 功能生成框圖如下： 圖 生成的符號圖 分頻模塊實現(xiàn) ， 計數(shù)電路所需時鐘信號為 1HZ，而系統(tǒng)時鐘為 48MHZ，所以要對系統(tǒng)時鐘進(jìn)行分頻以來滿足電路的需要。 //計數(shù)器清零 sec = ~sec。b1。 //時個位加一 if(hour[19:16] = 439。 // 按鍵消抖輸出 always (posedge count1[5]) //按鍵去噪聲 begin dout1 = key。鬧鐘觸發(fā)時，播放嘀嘀嘀報警聲。h8637。 //中音 6 的分頻系 數(shù)值 439。b1。d2:disp_dat = 439。d9:disp_dat = hour[7:4]。ha。 //選擇第五個數(shù)碼管顯示 339。h2:seg_r = 839。hf8。 End 顯示模塊仿真 編譯程序，進(jìn)行功能仿真，記錄仿真圖形： 圖 顯示模塊仿真 圖 通過上面的圖可以知道， LED 數(shù)碼管是通過掃描的方式實現(xiàn)數(shù)據(jù)更新，通過 dig，seg 寄存器的數(shù)據(jù)可以知道，數(shù)據(jù)能正常顯示，滿足設(shè)計要求。） 浙江理工大學(xué)科技與藝術(shù)學(xué)院本科畢業(yè)設(shè)計 (論文 ) 33 圖 時間 調(diào)整 /鬧鐘設(shè)定 模塊調(diào)試圖 調(diào)試注意事項 軟件設(shè)計時，需要確定好軟件設(shè)計的思路，即先確定 各個 功能 需要實現(xiàn)的先后 ，再將各功能模塊單獨進(jìn)行編寫調(diào)試，待各模塊功能完善后，再進(jìn)行總體聯(lián)合調(diào)試。 基于 FPGA的數(shù)字時鐘設(shè)計 34 第六章 總結(jié)和展望 總結(jié) 在 FPGA 上設(shè)計和調(diào)試都需要耐心，時鐘設(shè)計在生活中無處不在，設(shè)計的過程要考慮到應(yīng)用的習(xí)慣，設(shè)計更人性化的體驗，才會是一個好的設(shè)計。 [13]． 集成電路手冊分編委會編，中外集成電路簡明速查手冊， TTL、 CMOS 電路[M]，北京 :電子工業(yè)出版社， 1997。 [5]． 高吉祥，電子技術(shù)基礎(chǔ)實驗與課程設(shè)計，電子工業(yè)出版社， 2021。 （ 3）時鐘模塊時，出現(xiàn) 秒鐘走的 過快的現(xiàn)象。 調(diào)試過程及結(jié)果 調(diào)試過程按照：顯示模塊 → 時間模塊 → 鍵盤模塊 → 時間設(shè)定及其顯示模塊 → 鬧鈴、基于 FPGA的數(shù)字時鐘設(shè)計 32 整 點報時設(shè)定及其顯示模塊的順序進(jìn)行調(diào)試。ha:seg_r = 839。 //顯示 4 439。b01111111。d2:dig_r = 839。 //分十位 439。ha。在設(shè)計過程中，首先進(jìn)行程序編寫和調(diào)試 的應(yīng)該是顯示模塊。h6,439。h5:beep_count_end = 1639。hffff))) begin beep_count = 1639。 功能仿真，記錄仿真結(jié)果，如下圖： 圖 按鍵模塊仿真圖 通過上圖可以知道， key_done 會 隨著 key 的變化而發(fā)生相應(yīng)的變化，并有消除噪聲的作用，功能仿真正確，達(dá)到設(shè)計目的。 end end end end end end 浙江理工大學(xué)科技與藝術(shù)學(xué)院本科畢業(yè)設(shè)計 (論文 ) 23 計時模塊仿真 對計時模塊進(jìn)行仿真，記錄仿真波形 圖 計時模塊仿真圖 由上圖可見，當(dāng) sec 信號下降沿跳變時， hour 寄出去會加 1,也就相當(dāng)于跳了一秒鐘時間。h0。當(dāng)時分十位 [23,20]為 2 和分個位為 4，全部清零，開始重新計時。d24000) // 到了嗎？ begin count = 1539。 //蜂鳴器寄存器 reg [15:0] beep_count_end = 1639。 //定義計數(shù)寄存器 reg [14:0] count。整點報時會播放音樂，鬧鐘時嘀嘀嘀報警。如圖 25 所示為共陽數(shù)碼管及其電路，數(shù)碼管有 8 個段分別為： h、 g、 f、 e、 d、 c、 b 和 a（ h 為小數(shù)點） ，只要公共端為高電平“ 1” ，某個段輸出低電平“ 0”則相應(yīng)的段就亮。 EP1C6Q240C8 的輸入的時鐘頻率范