【正文】 2 次，即一個周期，所以 clksy 與 clk50MHz 的頻率比為 1： 4，與模擬仿真結(jié)果吻合。 東華理工大學(xué)畢業(yè)（設(shè)計）論文 結(jié) 論 25 結(jié) 論 本設(shè)計實現(xiàn)了設(shè)計任務(wù)要求的大部分功能，設(shè)計要求實現(xiàn)的時鐘，鍵盤，閃爍，顯示等功能都已完成，仿真結(jié)果也令我十分滿意，雖然仿真結(jié)果中存在不少抖動現(xiàn)象，但經(jīng)過觀察，抖動的時間很短，并且在各時鐘的上升沿和下降沿時沒有抖動（同 節(jié)鍵盤去抖原理），并且 LED顯示部分的仿真結(jié)果不存在抖動，如果將程序?qū)懭?FPGA開發(fā)板，將不存在由抖動帶來的任何負(fù)面作用。 input clk66MHz。d0。d49) begin count4[5:0]=639。b00010100:key1[5:0]=639。d8。 default:key1[5:0]=639。d5。 839。 output a,b,c,d,e,f,g,D0,D1,D2,D3,D4,D5。d0。d9。b00011000:key2[5:0]=639。d32。b00100100:key1[5:0]=639。 839。d0。d1。他們細心指導(dǎo)我的學(xué)習(xí)與研究，在此，我要向諸位老師深深地鞠上一躬。 圖 48 修改仿真 5）確認(rèn)鍵仿真，如圖 49。d249)→if(count3[7:0]==839。 assign sec[7:4]=ss1?(clkss?sum[7:4]:439。 1:{ss0,ss1,ss2,ss3,ss4,ss5}=639。 else sum[19:16]=key[3:0]?key[3:0]:sum[19:16]。 else sum[15:12]=key[3:0]?key[3:0]:sum[15:12]。 if(sum[7:4]==439。d0。 reg seccin,cinsec,cinmin,ss0,ss1,ss2,ss3,ss4,ss5。 //顯示數(shù)字 9 default:{a,b,c,d,e,f,g}=739。b0110011。D5=1。 if(flag==6) flag=0。d0。d9。b00011000:key2[5:0]=639。d32。b00100100:key1[5:0]=639。 839。d0。 //進位信號 1 清零 end always (posedge clk66MHz) if(count2[7:0]==839。 output clk,clkss,clksy。 4）數(shù)據(jù)修改模塊 設(shè)計思路：當(dāng) sel 為 1 時，進入修改 狀態(tài)，檢測 flag 的值， flag 的值分別對應(yīng)各將被修改的數(shù)據(jù)，如圖 26。 圖 23 鍵盤示意圖 鍵盤需要響應(yīng)迅速，所以采用了 250Hz信號，輸入由 X1， X2， X3， X4； Y1,Y2,Y3,Y4八根縱橫交錯的連接線組成，當(dāng)某根 X 連接線和 Y 連接線同時為低電平時有效，例如當(dāng) X3， Y2 為低電平時，識別為 “0”鍵，將輸出相應(yīng)信號供主程序識別。工程師使用同樣的低價位工具對 Stratix FPGA 進行功能驗證和原型設(shè)計，又可以設(shè)計HardCopy Stratix 器件用于批量成品。 核心器件包括 FPGA芯片 Altera EP1C3T100和 PLCC封裝的單片機 STC89LE52。 keyboard functions: application of 4 * 4 determinant keyboard, numbers 09 can be directly imported。 關(guān)鍵字 ：行列式鍵盤、 LED 顯示器、時鐘、 Verilog HDL。同時 FA130 還包括詳細的使用手冊和豐富的配套資料，非常適合 FPGA， VHDL， Verilog 開發(fā)學(xué)習(xí)者使用。 其他資源還包括 8位撥碼開關(guān)，連接到 EP1C3上。 東華理工大學(xué)畢業(yè)（設(shè)計）論文 第 2 章 系統(tǒng)方案設(shè)計 5 圖 22 分頻示意圖 行列式鍵盤設(shè)計方案 行列式鍵盤的工作方式是讀取行列線的狀態(tài)，查看是否有按鍵按下。完成時鐘的設(shè)計。 如果寄存器 3 等于 49，則寄存器 4 清零， clkss 取反，根據(jù)以上結(jié)果可得 clkss 每秒取東華理工大學(xué)畢業(yè)（設(shè)計）論文 第 3 章 系統(tǒng)程序設(shè)計 9 反 10 次，即可得 clkss=5Hz。d1。 //clk=1Hz end else count3[7:0]=count3[7:0]+cin2。 always (posedge clksy) //第一次判定 begin 東華理工大學(xué)畢業(yè)（設(shè)計）論文 第 3 章 系統(tǒng)程序設(shè)計 11 case({~y[3:0],~x[3:0]}) 839。b00100010:key1[5:0]=639。d16。b00010100:key2[5:0]=639。d8。 //鍵位 sel default:key2[5:0]=639。 reg[2:0] flag。end 4:begin temp=num14。b1111001。 //顯示數(shù)字 8 439。 output[7:0] sec,min,hour。d1。 end end else if(seccin) begin if(sum[3:0]==439。 end else if(flag1==3) begin if(key==639。 end 東華理工大學(xué)畢業(yè)（設(shè)計）論文 第 3 章 系統(tǒng)程序設(shè)計 18 end end always(posedge clkss) begin if(sel) begin if(flag1==4) begin if(key==639。 end else sum[19:16]=sum[19:16]+cinmin。d0。d0) ； 寄存器 2 的分頻比 132： 1 改為 2： 1， 即： if(count2[7:0]==839。 圖 45 時鐘仿真 2）閃爍仿真，如圖 46。 東華理工大學(xué)畢業(yè)（設(shè)計）論文 致 謝 27 致 謝 本課題在選題及研究過程中得到 黃鄉(xiāng)生 老師的悉心指導(dǎo) 。d999) begin count1[9:0]=1039。d0。 always (posedge clksy) begin case({~y[3:0],~x[3:0]}) 839。b00100010:key1[5:0]=639。d16。b00010100:key2[5:0]=639。d8。 default:key2[5:0]=639。 reg[3:0] temp。 839。d6。b00010001:key2[5:0]=639。d9。b00011000:key1[5:0]=639。 //clkss=5Hz end else count4[5:0]=count4[5:0]+cin2。d0。 reg[9:0] count1。 //定義寄存器 always (posedge clkss) begin if(key1) //如果 key1 不為 0 begin if(!key) //如果 key 為 0，即已經(jīng)松開按鍵 case(key1) //判斷 key1 的值 1:…… ； //對應(yīng)各值的處理方法，不再累贅 2:…… ； 3:…… ； ： ： 13： …… ； endcase end else //如果為 0，將檢測 key 的值，如果 key 不 為零 //則將 key 的鍵位 113 賦值給 key1，不再贅述 東華理工大學(xué)畢業(yè)（設(shè)計）論文 結(jié) 論 26 關(guān)于小數(shù)點移動的功能實現(xiàn)。 行列式鍵盤程序仿真 這部分的仿真比較簡單，如圖 42 所示。bz):sum[19:16]。b000010。d0。 cinmin=1。 end end 東華理工大學(xué)畢業(yè)（設(shè)計）論文 第 3 章 系統(tǒng)程序設(shè)計 17 else begin sum[3:0]=sum[3:0]+seccin。d0。d16) //如果為 ← 鍵 begin if(!flag1) flag1=flag1339。 程序到這里還沒有結(jié)束，關(guān)于修改位閃爍的方案，我將它和輸出管腳賦值整合在一起，首先判定是否為修改狀態(tài)，若是，則將該修改數(shù)據(jù)和 5Hz 頻率相與再賦值給輸出管腳，當(dāng) 5Hz 頻率為高電平，輸出緩存數(shù)據(jù)，反之則無輸出信號，這樣可實現(xiàn)被修改字符出現(xiàn)頻率為 5Hz 的閃爍。 //顯示數(shù)字 6 439。b0110000。end 1:begin temp=num11。 input clksy。 //鍵位 ← 839。d6。b00010001:key2[5:0]=639。d9。b00011000:key1[5:0]=639。 圖示 1 處：讀取 key1 為低；圖示 2 處：讀取 key2 為低；結(jié)果： key 為對應(yīng)鍵位值，判定有按鍵。//若進位信號 1 為 1 則加 1，為 0 則不變 cin2=139。 always (posedge clk66MHz) if(count1[9:0]==1039。通常用來對某個給定頻率進行分頻，以得到所需的頻率。數(shù)碼管顯示的字形由表 22 決定。 總設(shè)計方案 根據(jù)課題要求，本設(shè)計主要由三 個模塊完成， 1） 輸入：行列式鍵盤，具備 09 十個數(shù)字鍵及數(shù)據(jù)修改 /確認(rèn)，左移位鍵，右移位鍵三個功能鍵。 鍵盤資源包括 4*4按鍵陣列， 4個獨立按鍵，其中 4個獨立按鍵可以作為單片機的中斷源使用。 東華理工大學(xué)畢業(yè)（設(shè)計）論文 第 1 章 系統(tǒng)硬件及設(shè)計軟件介紹 2 第一章 系統(tǒng)硬件及設(shè)計軟件介紹 開發(fā)板介紹 本設(shè)計需要的硬件資源主要有： 六位七段數(shù)碼管 4*4 行列式鍵盤 經(jīng)過仔細篩選，最終選定 聯(lián)華眾科 FPGA 開發(fā)板 FA130。 畢業(yè)設(shè)計（論文 ） 題 目： 基于 FPGA 的通用外設(shè)電路設(shè)計 英文題目： Design of Universal Peripheral Circuit Based on FPGA 東華理工大學(xué)畢業(yè)（設(shè)計）論文 摘 要 摘 要 FPGA 器件作為可編程邏輯主流硬件，近年來，應(yīng)用越來越廣泛，在現(xiàn)代科學(xué)技術(shù)中占有舉足輕重的作用和地位。 本設(shè)計完全采用 Verilog HDL 語言完成，此程序通過下載到 FPGA 芯片后 ,可應(yīng)用于實際的數(shù)字鐘顯示中。 顯示資源包括 6位共陰七段數(shù)碼管， 8位 LED（綠 色）， 1片 1602LCD顯示屏。東華理工大學(xué)畢業(yè)（設(shè)計）論文 第 2 章 系統(tǒng)方案設(shè)計 4 第二章 系統(tǒng)方案設(shè)計 設(shè)計要求： 行列式鍵盤 電路 包括：時鐘產(chǎn)生電路，掃描電路、按鍵標(biāo)志產(chǎn)生電路和鍵盤譯碼器； LED 顯示電路設(shè)計包括：時鐘發(fā)生器、掃描信號發(fā)生器、顯示緩存器、七段譯碼器、小數(shù)點產(chǎn)生模塊和閃爍模塊； 鍵盤與 LED 顯示電路配合，完成數(shù)據(jù)修改，移位，滅零和小數(shù)點移動等功能。 1） 驅(qū)動方式：直接驅(qū)動方式，直接對數(shù)碼管相應(yīng)的字段給出驅(qū)動電平，以顯示字形，其真值表如表 21 所示： 表 21 LED 真值表 a b c d e f g 輸出 1 1 1 1 1 1 0 0 0 1 1 0 0 0 0 1 1 1 0 1 1 0 1 2 1 1 1 1 0 0 1 3 0 1 1 0 0 1 1 4 1 0 1