【正文】 由以上多圖仿真可看出，程序功能完全正確。 感謝我的同學(xué) 李小雷 、 鄒蕾 、 馬立剛 、 鄭志強(qiáng) 四 年來(lái)對(duì)我學(xué)習(xí)、生活的關(guān)心和幫助。 end else begin count1[9:0]=count1[9:0]+1039。 clk=~clk。b00010010:key1[5:0]=639。d7。 839。d4。 839。 endmodule 東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 附 錄 33 附錄 3 六位 7 段 LED 顯示程序 module xianshi(clksy,a,b,c,d,e,f,g,D0,D1,D2,D3,D4,D5,num0,num1,num2,num3,num4,num5)。 839。d6。b00010001:key2[5:0]=639。d9。b00011000:key1[5:0]=639。 //clkss=5Hz end else count4[5:0]=count4[5:0]+cin2。d0。 reg[9:0] count1。 //定義寄存器 always (posedge clkss) begin if(key1) //如果 key1 不為 0 begin if(!key) //如果 key 為 0，即已經(jīng)松開按鍵 case(key1) //判斷 key1 的值 1:…… ； //對(duì)應(yīng)各值的處理方法，不 再 累贅 2:…… ； 3:…… ； ： ： 13： …… ； endcase end else //如果為 0，將檢測(cè) key 的值，如果 key 不為零 //則將 key 的鍵位 113 賦值給 key1，不再 贅 述 東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 結(jié) 論 26 關(guān)于小數(shù)點(diǎn)移動(dòng)的功能實(shí)現(xiàn) 。 行列式鍵盤程序仿真 這部分的仿真比較簡(jiǎn)單，如圖 42 所示 。bz):sum[19:16]。b000010。d0。 cinmin=1。 end end 東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 第 3 章 系統(tǒng)程序設(shè)計(jì) 17 else begin sum[3:0]=sum[3:0]+seccin。d0。d16) //如果為 ← 鍵 begin if(!flag1) flag1=flag1339。 程序到這里還沒(méi)有結(jié)束，關(guān)于修改位閃爍的方案，我將它和輸出管腳賦值整合在一起，首先 判定是否為修改狀態(tài)，若是，則將該修改數(shù)據(jù)和 5Hz 頻率相與再賦值給輸出管腳，當(dāng) 5Hz 頻率為高電平，輸出緩存數(shù)據(jù)，反之則無(wú)輸出信號(hào)，這樣可實(shí)現(xiàn)被修改字符出現(xiàn)頻率為 5Hz 的閃爍。 //顯示數(shù)字 6 439。b0110000。end 1:begin temp=num11。 input clksy。 //鍵位 ← 839。d6。b00010001:key2[5:0]=639。d9。b00011000:key1[5:0]=639。 圖示 1 處：讀取 key1 為低 ； 圖示 2 處：讀取 key2 為低 ； 結(jié)果： key 為對(duì)應(yīng)鍵位值，判定有按鍵 。//若進(jìn)位信號(hào) 1 為 1 則加 1，為 0 則 不變 cin2=139。 always (posedge clk66MHz) if(count1[9:0]==1039。通常用來(lái)對(duì)某個(gè)給定頻率進(jìn)行分頻，以得到所需的頻率。數(shù)碼管顯示的字形由表 22 決定。 總 設(shè)計(jì)方案 根據(jù)課題要求，本設(shè)計(jì)主要由三個(gè)模塊完成， 1） 輸入：行列式鍵盤，具備 09 十個(gè)數(shù)字鍵及數(shù)據(jù)修改 /確認(rèn)，左移位鍵，右移位鍵三個(gè)功能鍵。 鍵盤資源包括 4*4按鍵陣列， 4個(gè)獨(dú)立按鍵，其中 4個(gè)獨(dú)立按鍵可以作為單片機(jī)的中斷源使用。 東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 第 1 章 系統(tǒng)硬件及設(shè)計(jì)軟件介紹 2 第一章 系統(tǒng)硬件及設(shè)計(jì)軟件介紹 開發(fā)板介紹 本設(shè)計(jì)需要的硬件資源 主要有 ： 六位七段數(shù)碼管 4*4 行列式鍵盤 經(jīng)過(guò)仔細(xì)篩選，最終選定聯(lián)華眾科 FPGA 開發(fā)板 FA130。東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 摘 要 畢業(yè)設(shè)計(jì)（論文 ） 題 目： 基于 FPGA 的通用外設(shè)電路 設(shè)計(jì) 英文題目： Design of Universal Peripheral Circuit Based on FPGA 東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 摘 要 摘 要 FPGA 器件作為可編程邏輯主流硬件，近年來(lái)，應(yīng)用越來(lái)越廣泛，在現(xiàn)代科學(xué)技術(shù)中占有舉足輕重的作用和地位。 本設(shè)計(jì)完全采用 Verilog HDL 語(yǔ)言完成，此程序通過(guò)下載到 FPGA 芯片后 ,可應(yīng)用于實(shí)際的數(shù)字鐘顯示中。 顯示資源包括 6位共陰 七段數(shù)碼管， 8位 LED（綠色）， 1片 1602LCD顯示屏。東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 第 2 章 系統(tǒng)方案設(shè)計(jì) 4 第二章 系統(tǒng)方案 設(shè)計(jì) 設(shè)計(jì)要求： 行列式鍵盤 電路 包括：時(shí)鐘產(chǎn)生電路，掃描電路、按鍵標(biāo)志產(chǎn)生電路和鍵盤譯碼器； LED 顯示電路設(shè)計(jì)包括：時(shí)鐘發(fā)生器、掃描信號(hào)發(fā)生器、顯示緩存器、七段譯碼器、小數(shù)點(diǎn)產(chǎn)生模塊和閃爍 模塊； 鍵盤與 LED 顯 示電路配合，完成數(shù)據(jù)修改，移位，滅零和小數(shù)點(diǎn)移動(dòng)等功能。 1） 驅(qū)動(dòng)方式：直接驅(qū)動(dòng)方式，直接對(duì)數(shù)碼管相應(yīng)的字段給出驅(qū)動(dòng)電平，以顯示字形，其真值表如表 21 所示： 表 21 LED 真值表 a b c d e f g 輸出 1 1 1 1 1 1 0 0 0 1 1 0 0 0 0 1 1 1 0 1 1 0 1 2 1 1 1 1 0 0 1 3 0 1 1 0 0 1 1 4 1 0 1 1 0 1 1 5 1 0 1 1 1 1 1 6 1 1 1 0 0 0 0 7 1 1 1 1 1 1 1 8 1 1 1 1 0 1 1 9 2）動(dòng)態(tài)掃描顯示 動(dòng)態(tài)掃描的 FPGA 實(shí)現(xiàn)可以采用將所有數(shù)碼管的相同字段并聯(lián)，由 FPGA 芯片的輸出信號(hào) a,b,c,d,e,f,g 直接驅(qū)動(dòng)相應(yīng)字段，由軟件編程產(chǎn)生片選信號(hào) MS1，MS2， …,MS6 循環(huán)選中 6 個(gè) 數(shù)碼管。 在數(shù)字邏輯電路設(shè)計(jì)中，分頻器是一種基本電路。 reg cin1,cin2。 //產(chǎn)生進(jìn)位信號(hào) 2 end else begin count2[7:0]=count2[7:0]+cin1。 示意圖如下： 圖 32 去抖示意圖 圖示為兩次按鍵，第一次 按鍵時(shí)間極短，可視為一次抖動(dòng)，第二次為正常按鍵（時(shí)間較長(zhǎng)，可以 是 多個(gè) CLK 周期，圖示只列出 1 個(gè)周期），現(xiàn)分析如下： 圖示 1 處：讀取 key1 為低 ； 圖示 2 處：讀取 key2 為高 ； 結(jié)果： key 為 0，判定無(wú)按鍵 。 839。b01000001:key1[5:0]=639。 //輸出結(jié)果寄存在 key1 endcase end always (negedge clksy) //第二次判定 begin case({~y[3:0],~x[3:0]}) 839。b00100010:key2[5:0]=639。d16。 程序如下 ： module xianshi(clksy,a,b,c,d,e,f,g,D0,D1,D2,D3,D4,D5,num0,num1,num2,num3,num4,num5)。D0=1。d1:{a,b,c,d,e,f,g}=739。b1011111。 東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 第 3 章 系統(tǒng)程序設(shè)計(jì) 14 圖 33 頂層模塊設(shè)計(jì)流程圖 東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 第 3 章 系統(tǒng)程序設(shè)計(jì) 15 在計(jì)時(shí)狀態(tài)，程序?qū)⒅鹈雽?duì)秒緩存加 1， 判斷：若秒低位為 9，則秒低位清零，秒高位加一； 判斷：若秒高位為 5，則秒高位清零，分低位加一； 判斷：若分低位為 9，則分低位清零，分高位加一； 判斷：若分高位為 5，則分高位清零，時(shí)低位加一； 判斷：若時(shí)低位 為 9，則時(shí)低位清零，時(shí)高位加一； 判斷：若時(shí)高低位為 23，則時(shí)清零。 //如果為 Sel鍵 將在修改 /確認(rèn)間切換 else if(key==639。d10) sum[3:0]=439。 cinsec=0。d0。d23) sum[23:16]=839。 4:{ss0,ss1,ss2,ss3,ss4,ss5}=639。 assign hour[3:0]=ss4?(clkss?sum[19:16]:439。如將各寄存器分頻比改為原值，能得到 與程序設(shè)計(jì) 所需要頻率 一致 的結(jié)果。 解決辦法：定義一個(gè) 4 位寄存器，寄存器的值在主程序接收到鍵值時(shí)改變，如下所示： reg[3:0] key1。 reg clk,clkss,clksy。d131) begin count2[7:0]=839。 clkss=~clkss。 839。b01000001:key1[5:0]=639。 endcase end always (negedge clksy) begin case({~y[3:0],~x[3:0]}) 839。b00100010:key2[5:0]=639。d16。 input clksy。b01000010:key2[5:0]=639。 839。b10000100:key1[5:0]=639。 839。d2。 //clk=1Hz end else count3[7:0]=count3[7:0]+cin2。d1。 東華理工大學(xué)畢業(yè)（設(shè)計(jì)）論文 參考文獻(xiàn) 28 參考文獻(xiàn) [1] 王金明 編著 《數(shù)字系統(tǒng)設(shè)計(jì)與 Verilog HDL》 （ 第二版 ） .北京：電子工業(yè)出版社， [2] 黃鄉(xiāng) 生 編寫 《 EDA 技術(shù)與應(yīng)用實(shí)踐教學(xué)指導(dǎo)書》 .東華理工大學(xué)電子與機(jī)械工程學(xué)院 ， [3] 王金明 編著 《 Verilog HDL 程序設(shè)計(jì)教程》 .北京：人民郵電出版社， 20xx [4] 潘松 黃繼業(yè) 編著《 EDA 技術(shù)實(shí)用教程》 .北京：科學(xué)出版社， 20xx [5] 黃任 編著 《 VHDL 入門 ?解惑 ?經(jīng)典實(shí)例 ?經(jīng)驗(yàn)總結(jié)》 （ 第一版 ） .北京：北京航空航天大學(xué) [6] 王金明，楊吉斌 編著《 數(shù)字系統(tǒng)設(shè)計(jì)與 Verilog HDL》 .北京：電子工業(yè)出版社， 20xx [7] Doulos 編寫《 Verilog174。 原理圖 如圖 410 所示。d49) →if(count4[5:0]==639。 assign min[3:0]=ss2?(clkss?sum[11:8]:439。 2:{ss0,ss1,ss2,ss3,ss4,ss5}=639。d10) sum[23:20]=439。d9) begin sum[11:8]=439。d0。 end else begin sumsec[2:0]=sumsec[2:0]+339。d0。 //無(wú)任何顯示 endcase end endmodule 頂層模塊程序設(shè)計(jì) 根據(jù)設(shè)計(jì)思路 ，畫出流程圖 ，見(jiàn) 33。d5:{a,b,c,d,e,f,g}=739。 endcase case(temp) //七段譯碼 439。 {num10,num11,num12,num13,num14,nu