【正文】 ................................. 25 蜂鳴器模塊實(shí)現(xiàn) ................................................................................... 26 蜂鳴器模塊仿真 ................................................................................... 27 顯示模塊實(shí)現(xiàn) .............................................................................................. 27 顯示模塊描述 ....................................................................................... 27 顯示模塊實(shí)現(xiàn) ....................................................................................... 27 顯示模塊仿真 ....................................................................................... 29 第五章 系統(tǒng)調(diào)試及運(yùn)行結(jié)果分析 .......................................................................... 30 硬件調(diào)試 ...................................................................................................... 30 軟件調(diào)試 ...................................................................................................... 31 調(diào)試過程及結(jié)果 .......................................................................................... 31 調(diào)試注意事項(xiàng) .............................................................................................. 33 第六章 總結(jié)和展望 .................................................................................................. 34 總結(jié) .............................................................................................................. 34 展望 .............................................................................................................. 34 參考文獻(xiàn) .......................................................................................................................... 35 III 致 謝 .......................................................................................................................... 36 附 錄 .......................................................................................................................... 37 浙江理工大學(xué)科技與藝術(shù)學(xué)院本科畢業(yè)設(shè)計(jì) (論文 ) 1 第一章 緒論 . 選題意義與研究現(xiàn)狀 在這個(gè)時(shí)間就是 金錢的年代里，數(shù)字電子鐘已成為人們生活中的必需品。 隨著現(xiàn)場(chǎng)可編程門陣列 ( field programmable gate array ， FPGA) 的出現(xiàn)，電子系統(tǒng)向集成化、大規(guī)模和高速度等方向發(fā)展的趨勢(shì)更加明顯， 作為可編程的集成度較高的 ASIC，可在芯片級(jí)實(shí)現(xiàn)任意數(shù)字邏輯電路，從而可以簡化硬件電路，提高系統(tǒng)工作速度，縮短產(chǎn)品研發(fā) 周期。設(shè)計(jì)采用 FPGA 現(xiàn)場(chǎng)可編程技術(shù)，運(yùn)用自頂向下的設(shè)計(jì)思想設(shè)計(jì)電子鐘。 本課題使用 Cyclone EP1C6Q240 的 FPGA 器件，完成實(shí)現(xiàn)一個(gè)可以計(jì)時(shí)的數(shù)字時(shí)鐘。滿足人們得到精確時(shí)間以及時(shí)間提醒的需求，方便人們生活。 二十一世紀(jì)的今天，最具代表性的計(jì)時(shí)產(chǎn)品就是電子時(shí)鐘，它是近代世界鐘表業(yè)界的第三次革命。第二次革命是石英晶體振蕩器的應(yīng)用，發(fā)明了走時(shí)精度更高的石英電子鐘表，使鐘表的走時(shí)月差從分級(jí)縮小到秒級(jí)。 基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì) 2 我國生產(chǎn)的電子時(shí)鐘有很多種，總體上來說以研究多功能電子時(shí)鐘為主，使電子時(shí)鐘除了原有的顯示時(shí)間基本功能外，還具有鬧鈴，報(bào)警等功能。 . 論文結(jié)構(gòu) 第一章詳細(xì)論述了近些年來，數(shù)字化時(shí)鐘系統(tǒng)研究領(lǐng)域的動(dòng)態(tài)及整個(gè)數(shù)字化時(shí)鐘系統(tǒng)的發(fā)展?fàn)顩r，同時(shí)分析了所面臨的問題與解決方案 ，從而提出了本論文的研究任務(wù)。 第三章根據(jù)系統(tǒng)設(shè)計(jì)要求，著手對(duì)數(shù)字化時(shí)鐘系統(tǒng)軟件進(jìn)行功能的實(shí)現(xiàn)，將各功能模塊有機(jī)結(jié)合，實(shí)現(xiàn)時(shí)鐘走時(shí)，實(shí)現(xiàn)鬧鈴、整點(diǎn)報(bào)時(shí)附加功能。 第五章對(duì)全文的總結(jié)，對(duì)本系統(tǒng)功能實(shí)現(xiàn)以及制作 過程中需要注意的方面，及整個(gè)系統(tǒng)軟件編寫中所吸取的經(jīng)驗(yàn)教訓(xùn)進(jìn)行論述，同時(shí)，也對(duì)整個(gè)研究應(yīng)用進(jìn)行展望。 【 Design File】選項(xiàng)：新建設(shè)計(jì)文件，常用的有： AHDL 文本文件、 VHDL 文本文件、 Verilog HDL 文本文件、原理圖文件等。 （ 2）【 Open】選項(xiàng)：打開一個(gè)文件。點(diǎn)擊后彈出對(duì)話框。對(duì)話框中第一行表示工程所在的工作庫文件夾，第二行表示此項(xiàng)工程的工程名，第三行表示頂層文件的實(shí)體名，一般與工程名相同?？梢詫⒃O(shè)計(jì)的電路封裝成一個(gè)元件符號(hào)，供以后在原理圖編輯器下進(jìn)行層次設(shè)計(jì)時(shí)調(diào)用。 圖 II 菜單欄全屏切換 圖 3) 【 Assignments】菜單 （ 1）【 Device】選項(xiàng)：為當(dāng)前設(shè)計(jì)選擇器件。 （ 3）【 Timing Ananlysis Setting】選項(xiàng)：為當(dāng)前設(shè)計(jì)的 tpd、 tco、 tsu、 fmax 等時(shí)間參數(shù)設(shè)定時(shí)序要求。使用此工具可以對(duì)工程進(jìn)行綜合、仿真、時(shí)序分析，等等。 （ 5）【 Setting】選項(xiàng)：設(shè)置控制。 （ 6）【 assignment editor】選項(xiàng)：任務(wù)編輯器。 圖 II 菜單欄設(shè)定引腳下拉圖 4) 【 processing】菜單 【 processing】菜單的功能是對(duì)所設(shè)計(jì)的電路進(jìn)行編譯和檢查設(shè)計(jì)的正確性。 （ 2）【 Start Compilation】選項(xiàng)：開始完全編譯過程，這里包括分析與綜合、適 配、裝配文件、定時(shí)分析、網(wǎng)表文件提取等過程。 （ 4）【 pilation report】選項(xiàng)：適配信息報(bào)告，通過它可以查看詳細(xì)的適配信 息，包括設(shè)置和適配結(jié)果等。 浙江理工大學(xué)科技與藝術(shù)學(xué)院本科畢業(yè)設(shè)計(jì) (論文 ) 7 （ 6）【 simulation report】選項(xiàng)：生成功能仿真報(bào)告。 （ 8）【 simulation tool】選項(xiàng)：對(duì)編譯過電路進(jìn)行功能仿真和時(shí)序仿真。 （ 10）【 powerplay power analyzer tool】選項(xiàng)： PowerPlay 功耗分析工具。 （ 2）【 run EDA timing analyzer tool 】選項(xiàng)：運(yùn)行 EDA 時(shí)序分析工具， EDA 是第三方仿真工具。 基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì) 8 圖 II 仿真菜單下拉 圖 工具欄 工具欄緊鄰菜單欄下方，它其實(shí)是各菜單功能的快捷按鈕組合區(qū)。被建模的數(shù)字系統(tǒng)對(duì)象的復(fù)雜性可以介于簡單的門和完整的電子數(shù)字系統(tǒng)之間。 Verilog HDL 語言具有下述描述能力：設(shè)計(jì)的行為特性、設(shè)計(jì)的數(shù)據(jù)流特性、設(shè)計(jì)的結(jié)構(gòu) 組成以及包含響應(yīng)監(jiān)控和設(shè)計(jì)驗(yàn)證方面的時(shí)延和波形產(chǎn)生機(jī)制。此外， Verilog HDL 語言提供了編程語言接口，通過該接口可以在模擬、驗(yàn)證期間從設(shè)計(jì)外部訪問設(shè)計(jì)，包括模擬的具體控制和運(yùn)行。因此，用這種語言編寫的模型能夠使用 Ve rilog 仿真器進(jìn)行驗(yàn)證。 Verilog HDL 提供了擴(kuò)展的建模能力，其中許多擴(kuò)展最初很難理解。當(dāng)然 ,完整的硬件描述語言足以對(duì)從最復(fù)雜的芯片到完整的電子系統(tǒng)進(jìn)行描述。 ? 用戶定義原語（ UP）創(chuàng)建的靈活性。 ? 開關(guān)級(jí)基本結(jié)構(gòu)模型，例如 pmos 和 nmos 等 也被內(nèi)置在語言中。 ? 可采用三種不同方式或混合方式對(duì)設(shè)計(jì)建模。 ? Verilog HDL 中有兩類數(shù)據(jù)類型：線網(wǎng)數(shù)據(jù)類型和寄存器數(shù)據(jù)類型。 ? 能夠描述層次設(shè)計(jì)，可使用模塊實(shí)例結(jié)構(gòu)描述任何層次。 ? Verilog HDL 不再是某些公司的專有語言而是 IEEE 標(biāo)準(zhǔn)。 ? Verilog HDL 語言的描述能力能夠通過使用編程語言接口（ PLI）機(jī)制進(jìn)一步擴(kuò)展。 ? 設(shè)計(jì)能夠在多個(gè)層次上加以描述，從開關(guān)級(jí)、門級(jí)、寄存器傳送級(jí)（ RTL）到算法級(jí)，包括進(jìn)程和隊(duì)列級(jí)。 ? 同一語言可用于生成模擬激勵(lì)和指定測(cè) 試的驗(yàn)證約束條件，例如輸入值的指定。這些值也能夠用于與期望值比較，在不匹配的情況下，打印報(bào)告消息。 ? 能夠使用門和模塊實(shí)例化語句在結(jié)構(gòu)級(jí)進(jìn)行結(jié)構(gòu)描述。 ? Verilog HDL 還具有內(nèi)置邏輯 函數(shù)，例如 amp。 ? 對(duì)高級(jí)編程語言結(jié)構(gòu)，例如條件語句、情況語句和循環(huán)語句，語言中都可以使用。 ? 提供強(qiáng)有力的文件讀寫能力。 圖 混合設(shè)計(jì)層次 圖 浙江理工大學(xué)科技與藝術(shù)學(xué)院本科畢業(yè)設(shè)計(jì) (論文 ) 13 第三章 數(shù)字化時(shí)鐘系統(tǒng)硬件設(shè)計(jì) 系統(tǒng) 核心板電路分析 本系統(tǒng)采用的開發(fā)平臺(tái)標(biāo)配的核心板是 QuickSOPC,可以實(shí)現(xiàn) EDA、 SOP 和 DSP 的實(shí)驗(yàn)及研發(fā)。 （ 1） 核心板的硬件資源 核心板采用 4 層板精心設(shè)計(jì)，采用 120 針接口。EP1C6Q240 包含有 5980 個(gè)邏輯單元和 92Kbit 的片上 RAM。核心板 EP1C6Q240 器件特性如表 21。本系統(tǒng)采用的是 JTAG 配置模式下載配置數(shù)據(jù)到 FPGA。Quartus II 軟件在編譯時(shí)會(huì)自動(dòng)生成用于 JTAG 配置的 .sof 文件。 JTAG 模式使用 4 個(gè)專門的信號(hào)引腳： TDI、TDO、 TMS 以及 TCK。在 JGTA 進(jìn)行配置的時(shí)候，所有用戶 I/O 扣都為高阻態(tài)。 EP1C6Q240C8 的輸入的時(shí)鐘頻率范圍為 ~387MHz，經(jīng)過內(nèi)部的 PLL 電路后可輸出 ~275MHz的系統(tǒng)時(shí)鐘。 核心板包含一個(gè) 48MHz 的有源晶振作為系統(tǒng)的時(shí)鐘源。為了得到一個(gè)穩(wěn)定、精確的時(shí)鐘 頻率，有源晶振的供電電源經(jīng)過了 LC 濾波。 EP1C6Q240C8 的輸入的時(shí)鐘頻率范圍為 ~387MHz，經(jīng)過內(nèi)部的 PLL 電路后可輸出 ~275MHz 的系統(tǒng)時(shí)鐘。 核心板包含一個(gè) 50MHz 的有源晶振作為系統(tǒng)的時(shí)鐘源。 圖 系統(tǒng)時(shí)鐘電路圖 顯示電路 由于本設(shè)計(jì)需要顯示時(shí)間信息包括：時(shí)、分、秒 ， 顯所以采用 主板上七段數(shù)碼管 顯示 電路 與系統(tǒng)連接實(shí)現(xiàn)顯示模塊的功能。 圖 七段數(shù)碼管顯示電路圖 數(shù)碼管 LED 顯示是工程項(xiàng)目中使用較廣的一種輸出顯示器件。共陰數(shù)碼管是將 8 個(gè)發(fā)光二極管的陰極連接在一起作為 公共端，而共陽數(shù)碼管是將 8 個(gè)發(fā)光二極管的陽極連接在一起作為公共端。如圖 25 所示為共陽數(shù)碼管及其電路，數(shù)碼管有 8 個(gè)段分別為： h、 g、 f、 e、 d、 c、 b 和 a（ h 為小數(shù)點(diǎn)） ，只要公共端為高電平“ 1” ，某個(gè)段輸出低電平“ 0”則相應(yīng)的段就亮。 浙江理工大學(xué)科技與藝術(shù)學(xué)院本科畢業(yè)設(shè)計(jì) (論文 ) 17 鍵盤控制電路 鍵盤控制電路要實(shí)現(xiàn)時(shí)鐘系統(tǒng)調(diào)時(shí)的 功能和鬧鈴開關(guān)的功能。當(dāng)鍵盤被按下是為“ 0”，未被按下是為“ 1”。電路中為了防止 FPGA 的 I/O 設(shè)為輸出且為高電平在按鍵下直接對(duì)地短路，電阻 RP RP10 對(duì)此都能起到保護(hù)作用。當(dāng)在 BEEP 輸入一定頻率的脈沖時(shí)，蜂鳴器蜂鳴，改變輸入頻率可以改變蜂鳴器的響聲。若把 JP7 斷開， Q4 截止，蜂鳴器停止蜂鳴。因此數(shù)字時(shí)鐘所包含的模塊可分為，分頻模塊，按鍵模塊，計(jì)時(shí)校準(zhǔn)模塊，鬧鐘模塊， LED 顯示模塊，模塊之間的關(guān)系下圖： 圖 整體模塊框圖 針對(duì)框圖流程，設(shè)定出各個(gè)模塊的需求： 分頻電路： 針對(duì)計(jì)時(shí)器模塊與鬧鐘設(shè)定模塊的需求，可以知道分頻模塊需要生成一個(gè) 1Hz 的頻率信號(hào)，確保計(jì)時(shí) 模塊可以正