【正文】 言HDL的進(jìn)步。FPGA一般由3種可編程電路和一個(gè)用于存放編程數(shù)據(jù)的靜態(tài)存儲(chǔ)器SRAM組成。可編程邏輯模塊CLB是實(shí)現(xiàn)邏輯功能的基本單元，它們通常規(guī)則的排列成一個(gè)陣列，散布于整個(gè)芯片；可編程輸入/輸出模塊（IOB）主要完成芯片上的邏輯與外部封裝腳的接口，它通常排列在芯片的四周；可編程互連資源包括各種長(zhǎng)度的連接線(xiàn)段和一些可編程連接開(kāi)關(guān)，它們將各個(gè)CLB 之間或CLB 、IOB 之間以及IOB之間連接起來(lái)，構(gòu)成特定功能的電路。它主要由邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇器等電路組成。G有4個(gè)輸入變量GG2 、G3 和G4；F也有4個(gè)輸入變量F1 、F2 、 F3和F4。邏輯函數(shù)發(fā)生器H 有3個(gè)輸入信號(hào)；前兩個(gè)是函數(shù)發(fā)生器的輸出G’ 和F’ ，而另一個(gè)輸入信號(hào)是來(lái)自信號(hào)變換電路的輸出H1。這 3個(gè)函數(shù)發(fā)生器結(jié)合５起來(lái)，可實(shí)現(xiàn)多達(dá)9變量的邏輯函數(shù)。這些數(shù)據(jù)選擇器的地址控制信號(hào)均由編程信息提供，從而實(shí)現(xiàn)所需的電路結(jié)構(gòu)。F和G的輸入等效于 ROM的地址碼，通過(guò)查找 ROM中的地址表可以得到相應(yīng)的組合邏輯函數(shù)輸出。它主要由輸入觸發(fā)器、輸入緩沖器和輸出觸發(fā)/鎖存器、輸出緩沖器組成。當(dāng)IOB控制的引腳被定義為輸入時(shí)，通過(guò)該引腳的輸入信號(hào)先送入輸入緩沖器。通過(guò)編程給數(shù)據(jù)選擇器不同的控制信息，確定送至CLB陣列的I1和I2 是來(lái)自輸入緩沖器，還是來(lái)自觸發(fā)器。IOB輸出端配有兩只MOS管，它們的柵極均可編程，使MOS管導(dǎo)通或截止，分別經(jīng)上拉電阻接通VCC、地線(xiàn)或者不接通，用以改善輸出波形和負(fù)載能力?？删幊袒ミB資源IR可以將FPGA內(nèi)部的CLB和CLB 之間、CLB 和IOB 之間連接起來(lái)，構(gòu)成各種具有復(fù)雜功能的系統(tǒng)。６ CLB基本結(jié)構(gòu) FPGA 系統(tǒng)設(shè)計(jì)流程一般說(shuō)來(lái)，一個(gè)比較大的完整的項(xiàng)目應(yīng)該采用層次化的描述方法：分為幾個(gè)較大的模塊，定義好各功能模塊之間的接口，然后各個(gè)模塊再細(xì)分去具體實(shí)現(xiàn)，這就是自頂向下的設(shè)計(jì)方法。高層次設(shè)計(jì)只是定義系統(tǒng)的行為特征，可以不涉及實(shí)現(xiàn)工藝，因此還可以在廠(chǎng)家綜合庫(kù)的支持下，利用綜合優(yōu)化工具將高層次描述轉(zhuǎn)換為針對(duì)某種工藝優(yōu)化的網(wǎng)絡(luò)表，使工藝轉(zhuǎn)化變得輕而易舉。流程說(shuō)明：“ 自頂向下” 的設(shè)計(jì)方法進(jìn)行系統(tǒng)劃分。此外，還可以采用圖形輸入方式，這種輸入方式具有直觀(guān)、容易理解的優(yōu)點(diǎn)。，主要是檢驗(yàn)系統(tǒng)功能設(shè)計(jì)的正確性。一般情況下，這一仿真步驟可略去。綜合優(yōu)化是針對(duì)ASIC芯片供應(yīng)商的某一產(chǎn)品系列進(jìn)行的，所以綜合的過(guò)程要在相應(yīng)的廠(chǎng)家綜合庫(kù)的支持可編程開(kāi)關(guān)矩輸入輸出模塊互連資源CLB CLB CLB CLBCLB CLB BCLB CLB CLBCLB矩CLBCLBCLB塊CLBCLB CLB BCLB CLBCLBCLB CLB CLB７下才能完成。一般的設(shè)計(jì)，也可略去這一步驟。，產(chǎn)生多項(xiàng)設(shè)計(jì)結(jié)果：，包括芯片內(nèi)部資源利用情況，設(shè)計(jì)的布爾方程描述情況等；；。如果仿真結(jié)果達(dá)不到設(shè)計(jì)要求，就修改VHDL源代碼或選擇不同速度和品質(zhì)的器件，直至滿(mǎn)足設(shè)計(jì)要求。 [5] 系統(tǒng)劃分編譯器代碼級(jí)功能仿真綜合器適配前時(shí)序仿真適配器CPLD/FPGA 實(shí)現(xiàn)適配后仿真模型適配后時(shí)序仿真適配報(bào)告ASIC 實(shí)現(xiàn)VHDL 代碼或圖形方式輸入仿真綜合庫(kù)器件編程文件８ CPLD/FPGA系統(tǒng)設(shè)計(jì)流程 FPGA 開(kāi)發(fā)編程原理硬件設(shè)計(jì)需要根據(jù)各種性能指標(biāo)、成本、開(kāi)發(fā)周期等因素，確定最佳的實(shí)現(xiàn)方案，畫(huà)出系統(tǒng)框圖，選擇芯片，設(shè)計(jì)PCB并最終形成樣機(jī)。編程語(yǔ)言主要有VHDL和Verilog 兩種硬件描述語(yǔ)言；編程工具主要是兩大廠(chǎng)家Altera和Xilinx的集成綜合EDA軟件QuartusII以及第三方工具。HDL 既可以描述底層設(shè)計(jì)，也可以描述頂層的設(shè)計(jì)，但它不容易做到較高的工作速度和芯片利用率。電路原理圖方式描述比較直觀(guān)和高效，對(duì)綜合軟件的要求不高。在圖形的方式下定義好各個(gè)工作狀態(tài)，然后在各個(gè)狀態(tài)上輸入轉(zhuǎn)換條件以及相應(yīng)的輸入輸出，最后生成HDL語(yǔ)言描述，送去綜合軟件綜合到可編程邏輯器件的內(nèi)部。 QuartusII 設(shè)計(jì)平臺(tái) 軟件開(kāi)發(fā)環(huán)境及基本流程本設(shè)計(jì)所用軟件主要是 QuartusII，在此對(duì)它做一些介紹。QuartusII 提供了一種與結(jié)構(gòu)無(wú)關(guān)的設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。QuartusII 軟件完全支持 VHDL 設(shè)計(jì)流程，其內(nèi)部嵌有VHDL 邏輯綜合器。同樣，QuartusII 具備仿真功能，同時(shí)也９支持第三方的仿真工具。QuartusII 包括模塊化的編譯器。可以通過(guò)選擇 Start Compilation 來(lái)運(yùn)行所有的編譯器模塊，也可以通過(guò)選擇 Start 單獨(dú)運(yùn)行各個(gè)模塊。圖 上排所示的是 QuartusII 編譯設(shè)計(jì)主控界面，它顯示了 QuartusII 自動(dòng)設(shè)計(jì)的各主要處理環(huán)節(jié)和設(shè)計(jì)流程，包括設(shè)計(jì)輸入編輯、設(shè)計(jì)分析與綜合、適配、編程文件匯編、時(shí)序參數(shù)提取以及編程下載幾個(gè)步驟。圖形或H D L 編輯A n a l y s i s amp。QuartusII 擁有性能良好的設(shè)計(jì)錯(cuò)誤定位器，用于確定文本或圖形設(shè)計(jì)中的錯(cuò)誤。在仿真前，需要利用波形編輯器編輯一個(gè)波形激勵(lì)文件。 [6]QuartusII 圖形用戶(hù)界面的基本設(shè)計(jì)流程如下： New Project Wizard（File 菜單）建立新工程并指定目標(biāo)器件或器件系列。可以使用 Block Editor（原理圖編輯器）建立流程圖或原理圖。3.（可選）使用 Assignment Editor、Settings 對(duì)話(huà)框（Assignments 菜單） 、Floorplan Editor 或 LogicLock 功能指定初始設(shè)計(jì)的約束條件。5.（可選）使用 Software Builder 為 Excalibur 器件處理器或 Nios 嵌入式處理器建立軟件和編程文件。 Synthesis 對(duì)設(shè)計(jì)進(jìn)行綜合。 Fitter 對(duì)設(shè)計(jì)執(zhí)行布局布線(xiàn)。 Timing Analyzer 對(duì)設(shè)計(jì)進(jìn)行時(shí)序分析。 11.（可選）使用物理綜合、時(shí)序底層布局圖、LogicLock 功能、Settings 對(duì)話(huà)框和 Assignment Editor 進(jìn)行設(shè)計(jì)優(yōu)化，實(shí)現(xiàn)時(shí)序關(guān)閉。 、Programmer 和 Altera 硬件編程器對(duì)器件進(jìn)行編程；或?qū)⒕幊涛募D(zhuǎn)換為其它文件格式以供嵌入式處理器等其它系統(tǒng)使用。15.（可選）使用 Chip Editor、Resource Property Editor 和 Change Manager進(jìn)行工程更改管理。任何一項(xiàng)設(shè)計(jì)都是一項(xiàng)工程（Project） ，都必須首先為此工程建立一個(gè)放置與此工程相關(guān)的所有設(shè)計(jì)文件的文件夾。一般來(lái)說(shuō)，不同的設(shè)計(jì)項(xiàng)目最好放在不同的文件夾中，而同一工程的所有文件都必須放在同一文件夾中。在對(duì)工程進(jìn)行編譯處理前，必須做好必要的設(shè)置。在這一過(guò)程中，將設(shè)計(jì)項(xiàng)目適配到 FPGA 目標(biāo)器中，同時(shí)產(chǎn)生多種用途的輸出文件。然后產(chǎn)生一個(gè)結(jié)構(gòu)化的以網(wǎng)表文件表達(dá)的電路原理圖文件。工程編譯通過(guò)后，必須建立 VWF 文件對(duì)其功能和時(shí)序性質(zhì)進(jìn)行仿真測(cè)試，以了解設(shè)計(jì)結(jié)果是否滿(mǎn)足原設(shè)計(jì)要求。由于計(jì)數(shù)的起始時(shí)間不可能與標(biāo)準(zhǔn)時(shí)間（如北京時(shí)間）一致，故需要在電路上加一個(gè)校時(shí)電路，同時(shí)標(biāo)準(zhǔn)的 1HZ 時(shí)間信號(hào)必須做到準(zhǔn)確穩(wěn)定，通常使用石英晶體振蕩器電路構(gòu)成數(shù)字鐘。 數(shù)字鐘的工作原理振蕩器產(chǎn)生穩(wěn)定的高頻脈沖信號(hào)，作為數(shù)字鐘的時(shí)間基準(zhǔn)，然后經(jīng)過(guò)分頻器輸出標(biāo)準(zhǔn)秒脈沖。計(jì)數(shù)滿(mǎn)后各計(jì)數(shù)器清零，重新計(jì)數(shù)。計(jì)時(shí)出現(xiàn)誤差時(shí)，可以用校時(shí)電路校時(shí)、校分。時(shí)基電路可以由石英晶體振蕩電路構(gòu)成，假設(shè)晶振頻率1MHz，經(jīng)過(guò)6次十分頻就可以得到秒脈沖信號(hào)。 數(shù)字鐘硬件電路設(shè)計(jì)本系統(tǒng)擬采用 Altera 公司 Cyclone 系列的 EP1C3T144 芯片。EP1C3T144 是 Altera 公司生產(chǎn)的 Cyclone I 代、基于 （內(nèi)核） ，（I/O ） ， 和 SRAM 的 FPGA，容量為 2910 個(gè) LE，擁有 13 個(gè) M4KRAM（ 4K 位+奇偶校驗(yàn)）塊；除此之外，還集成了許多復(fù)雜的功能，提供了全功能的鎖相環(huán)（PLL） ，用于板級(jí)的時(shí)鐘網(wǎng)絡(luò)管理和專(zhuān)用 I/O 口，這些接口用于連接業(yè)界標(biāo)準(zhǔn)的外部存儲(chǔ)器器件，具有成本低和使用方便的特點(diǎn)，具有以下特性：① 新的可編程架構(gòu)通過(guò)設(shè)計(jì)實(shí)現(xiàn)低成本；② 嵌入式存儲(chǔ)資源支持各種存儲(chǔ)器應(yīng)用和數(shù)字信號(hào)處理器（DSP） ；１４③ 采用新的串行置器件如 EPCS1 的低成本配置方案；④ 支持 LVTTL、LVCMOS、SSTL2 以及 SSTL3 I/O 標(biāo)準(zhǔn)；⑤ 支持 66MHZ，32 位 PCI 標(biāo)準(zhǔn)；⑥ 支持低速（311Mbps）LVDS I/O；⑦ 支持串行總線(xiàn)和網(wǎng)絡(luò)接口及各種通信協(xié)議；⑧ 使用 PLL 管理片內(nèi)和片外系統(tǒng)時(shí)序；⑨ 支持外部存儲(chǔ)器，包括 DDR SDRAM（133MHZ） ，F(xiàn)CRAM 以及 SDR SDRAM；⑩ 支持多種 IP，包括 Altera 公司的 MegaCore 以及其合伙組織的 IP，支持最新推出的