【正文】 信號均是 1HZ 的，所以每 LED 燈變化一次就來一個脈沖，即計數(shù)一次?？梢愿鶕?jù)我們自己任意時間的復(fù)位。產(chǎn)生“滴答 .滴答”的報警聲音。 二、設(shè)計方案 本設(shè)計采用自頂向下的設(shè)計方法和模塊化設(shè)計方式，它由秒計數(shù)模塊，分 4 計數(shù)模塊，小時計數(shù)模塊，報警模塊，秒分時設(shè)置模塊和譯碼模塊，程序包， entity 模塊（頂層模塊）八部分組成。 用頂層設(shè)計采用原理圖輸入設(shè)計、底層設(shè)計采用 VHDL 設(shè)計的原理圖與VHDL 混 合設(shè)計方法設(shè)計帶整點(diǎn)報時功能的數(shù)字鐘 ， 所以此設(shè)計可分為頂層與底層設(shè)計 ， 共分為六個模塊 。 秒模塊主體為 60 進(jìn)制的計數(shù)器 ， ss 為向動態(tài)掃描控制模塊提供秒的個位和十位數(shù)據(jù)的信號。 分模塊主 體為 60 進(jìn)制的計數(shù)器 ， daout 為向動態(tài)掃描控制模塊提供分的個位和十位數(shù)據(jù)的信號。 時模塊為一個 24 進(jìn)制的計數(shù)器 ， 動態(tài)掃描控制模塊提供秒的個位和十位數(shù)據(jù)的信號。為向動態(tài)掃描控制模塊提供時的個位和十位數(shù)據(jù)的信號。該模塊實(shí)現(xiàn)時間的動態(tài)掃描顯示控制。自頂向下的設(shè)計 方法將一個復(fù)雜的系統(tǒng)逐步分解成若干功能模塊，從而進(jìn)行設(shè)計描述，并且應(yīng)用 EDA 軟件平臺自動完成各功能模塊的邏輯綜合與優(yōu)化。設(shè)計過程中用到的外圍電路的以及設(shè)計條件： 5 可編程器件 EP2C5Q208C8N 及開發(fā)板系統(tǒng) CPLD – JTAG 接口 晶振和蜂鳴器 LED 數(shù)碼管顯示 獨(dú)立按鍵 撥碼開關(guān) 64 位的計算機(jī)一臺 軟件設(shè)計環(huán)境 QuartusⅡ軟件開發(fā)平臺（ 版本） Windows7 操作系統(tǒng) 硬件描述語言 VHDL VHDL 的簡介 VHDL 的英文全名是 VeryHighSpeed Integrated Circuit HardwareDescription Language,誕生 于 1982 年。自 IEEE 公布了 VHDL 的標(biāo)準(zhǔn)版本， IEEE1076（簡稱 87 版 )之后，各 EDA 公司相繼推出了自己的 VHDL 設(shè)計環(huán)境，或宣布自己的設(shè)計工具可以和 VHDL 接口。 1993 年， IEEE 對 VHDL 進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展 VHDL 的內(nèi)容，公布了新版本的 VHDL，即 IEEE 標(biāo)準(zhǔn)的 10761993 版本，（簡稱 93 版）。有專家認(rèn)為，在新的世紀(jì)中，VHDL 于 Verilog 語言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計任務(wù)。 （ 2) VHDL 元件的設(shè)計與工藝 u 無關(guān)，與工藝獨(dú)立，方便工藝轉(zhuǎn)換。 （ 4）可以 進(jìn)行從系統(tǒng)級到邏輯級的描述，即混合描述。 VHDL 的設(shè)計流程 1）設(shè)計規(guī)范的定義 明確這個系統(tǒng)有哪些設(shè)計要求，和你要想到達(dá)的目標(biāo)。設(shè)計規(guī)劃主要包括設(shè)計方式的選擇及是否進(jìn)行模塊劃分。最重要還是模塊劃分。 5）仿真 ，這個與 VHDL 程序仿真不同，這個不僅是對邏輯方面的驗(yàn)證，還要進(jìn)行時序功能驗(yàn)證。晶體振蕩器它的作用是產(chǎn)生時間標(biāo)準(zhǔn)信號。因此，一般采用石英晶體振蕩器經(jīng)過分頻得到這一信號。不管是指針式的電子鐘還是數(shù)字顯示的電子鐘都使用了晶體振蕩器電路 8 LED 數(shù)碼管顯示 譯碼是把給定的代碼進(jìn)行翻譯，本設(shè)計即是將時、分、秒計數(shù)器輸出的四位二進(jìn)制數(shù)代碼翻譯為相應(yīng)的十進(jìn)制數(shù)，并通過顯示器顯示。它將編碼時賦予代碼的含義“翻譯”過來。碼的邏輯電路成為譯碼器。74LS47 是輸出低電平有效的七段字形譯碼器，它在這里與數(shù)碼管配合使用，下表列出了 74LS47 的真值表，表示出了它與數(shù)碼管之間的關(guān)系。我們選用的七段譯碼驅(qū)動器（ 74LS47）和 LA5611數(shù)碼管。 S1 校對秒的按鍵 S3 校對分的按鍵 S6 校對時的按鍵 多功能數(shù)字鐘的鬧鐘功能部分 通過按鍵 s1,s3,s6,設(shè)定鬧鐘時間 ， 當(dāng)時鐘進(jìn)入鬧鐘設(shè)定的時間 撥碼開關(guān) 此次設(shè)計撥碼開關(guān)的主要作用是清零，和選擇模式即狀態(tài)的切換 QuartusⅡ軟件開發(fā)平臺（ 版本） 本程序設(shè)計的是基于 VHDL 的數(shù)字時鐘，采用采 用采用采用 EDA開發(fā)工具， VHDL 語言為硬件描述語言， QUARTUSII 作為程序的運(yùn)行平臺，所開發(fā)的程序經(jīng)過調(diào)試運(yùn)行，波形仿真驗(yàn)證，初步實(shí)現(xiàn)了設(shè)計目標(biāo)。 具體步驟如下： 1）確定總體結(jié)構(gòu) 這是在進(jìn)行系統(tǒng)具體編程設(shè)計之前就應(yīng)該做的工作。在具體設(shè)計時只要根據(jù)這些模塊各自的功能編寫程序就大大的提高工作效率。 2）系統(tǒng)功能分析 整個系統(tǒng) 以 Altera 的芯片為核心，外部設(shè)備比較簡單，只需要幾個撥碼開關(guān)和 6個數(shù)碼管，開關(guān)分別作系統(tǒng)復(fù)位和校時用， 6個數(shù)碼管分別顯示秒、分和小時。在系統(tǒng)設(shè)計時將控制模塊和時間計數(shù)模塊集成在一起。校時功能主要是在計數(shù)器的設(shè)計上實(shí)現(xiàn)，通過設(shè)計正常計時和校時2 個選通完成正常計時和校時的切換。時間計數(shù)模塊由一系列的計數(shù)器進(jìn)行級聯(lián)實(shí)現(xiàn)，包括六進(jìn)制、十進(jìn)制、二十四進(jìn)制計數(shù)器。小時位為二十四進(jìn)制計數(shù)器則由一個 VHDL 程序?qū)崿F(xiàn)。顯示模塊由一個沒有進(jìn)位的六進(jìn)制計數(shù)器、一個六選一選擇 11 器和一個七段譯碼管組成。 細(xì)化后的原理框圖： 設(shè)計原理及流程圖 數(shù)字電子鐘的邏輯框圖 如下，它由振蕩器、分頻器、計數(shù)器、譯碼器顯示器和校時電路組成。秒計數(shù)器滿 60 后向分計數(shù)器進(jìn)位 ,分計數(shù)器滿 60后向小時計數(shù)器進(jìn)位 ,小時計數(shù)器按照“ 24 翻 1”規(guī)律計數(shù)。計時出現(xiàn)誤差時 ,可以用校時電路校時、校分 12 邏輯流程圖 13 狀態(tài)轉(zhuǎn)移圖 五、系統(tǒng)的模塊化設(shè)計 軟件程序模塊化設(shè)計 秒 /分 /時輸入模塊的軟件設(shè)計 60進(jìn)制 計數(shù)器（分、秒計數(shù)器）工作原理： “秒”計數(shù)器電路與“分”計數(shù)器電路都是 60 進(jìn)制，它由一級 10 進(jìn)制計數(shù)器和一級 6進(jìn)制計數(shù)器連接構(gòu)成，如圖三所示，采用兩片中規(guī)模集成電路 74LS90 串接起來構(gòu)成的“秒”、“分”計數(shù)器，實(shí)現(xiàn)時采用反饋清零法。d 為置位，計數(shù)段為 100次 begin 14 if d = 39。 then if clk39。139。039。 else count:=count+1。 end if。139。 秒 /分 /時計數(shù)模塊的軟件設(shè)計 entity count is port (cl_r,clk,add: in std_logic。 c: out std_logic)。 architecture art of count is signal co,rclk: std_logic。定義 秒的端口 個位，十位 begin rclk=add xnor clk。039。secs:=0000。039。139。event) then If secg=1001 and secs=0101 then secg:=0000。co=39。 elsif secg=1001 then secs:=secs+1。co=39。 elsif secg1001 then secg:=secg+1。 當(dāng)計數(shù)個位為 9，十位為 5，計數(shù)值為 59 時，秒的個位十位都為零，進(jìn)位為一，說明此時計數(shù)為一分鐘。 模式選擇模塊的軟件設(shè)計 15 entity slc is port( add: in std_logic_vector(2 downto 0)。 naout,clkout : out std_logic_vector(2 downto 0))。 architecture art of slc is begin process(sel,add) begin if(sel=39。) then sel 為一時，鬧 鐘模式開啟，否則繼續(xù)時鐘的顯示 naout=add。 數(shù)碼管 位選和段選 architecture art of sel is signal data: std_logic_vector(3 downto 0)。wei=111110。wei=111101。wei=111011。wei=110111。wei=101111。wei=011111。wei=111111。 end process。 case data is when0000=du=01000000。 when0010=du=00100100。 when0100=du=00011001。 when0110=du=00000010。 when1000=du=00000000。 when others=du=01000000。 else case data is when0000=du=11000000。 when0010=du=10100100。 when0100=du=10011001。 when0110=du=10000010。 when1000=du=10000000。 when others=du=11000000。 end if。 鬧鐘模塊的軟件設(shè)計 鬧鐘能否正常計數(shù)、能否對計時時間進(jìn)行調(diào)整，定時鬧鈴功能是否正常，動態(tài)掃描顯示是否正常。 （ 2）譯碼模塊：根據(jù)計時模塊的狀態(tài)輸出值來確定對應(yīng)位的數(shù)據(jù)的，其輸出是 7段高低電平，以點(diǎn)亮相應(yīng)的數(shù)碼管； （ 3）計數(shù)控制模塊：根據(jù)外部控制信號，進(jìn)行時鐘計數(shù)的調(diào)整和計時的控制； （ 4）響鈴控制模塊：根據(jù)外部鬧鐘控制信號完成鬧鐘的定時，當(dāng)計數(shù)模塊技術(shù)到和該模塊所設(shè)定時間一致時，該模塊將驅(qū)動蜂鳴器響鈴。 architecture art of beep is signal bep : std_logic。139。event then bep=not bep。 else bep=39。 end if。 系統(tǒng)時鐘為 50MHZ begin if clk39。139。139。 elsif(counts50000000) then 毫秒到 1 毫秒為低電平 clks=39。 counts:=counts+1。 end if。 end process。 分頻段 begin if clk39。139。139。 elsif(countms50000) then 到 毫秒為低電平 clkms=39。 countms:=countms+1。 end if。 end process。 end if。 ssec=secs。 end process。 位選六位，段選 8 位 三個圖分別為秒分時的輸入端口 模式的切換，鬧鐘的輸入端口 時鐘信號的輸入 計數(shù)達(dá)到59 秒后本身清零， 進(jìn)位給分位，依次類推 動態(tài)掃描，時間1s 20 硬件的測試 本次選用 EP2c5Q208C8N 芯片。 下載測試后，按復(fù)位鍵后數(shù)碼管顯示 0時 0 分 0秒開始計數(shù)，分秒時計數(shù)都正確。當(dāng)時間到整點(diǎn)時會有十秒報時，按動停止鍵停止報時，不按此鍵時自動到十秒后停止報時。 模擬時鐘電 路圖與實(shí)物圖 數(shù)字鐘實(shí)際上是一個對標(biāo)準(zhǔn)頻率（ 1HZ）進(jìn)行計數(shù)的計數(shù)電路。通常使用石英晶體振蕩器電路構(gòu)成數(shù)字鐘 實(shí)物電路圖： 21 22 此圖為撥碼開關(guān)的實(shí)物圖，當(dāng) 4 開關(guān)處于高電平時，說明選擇模式已經(jīng)打開了，你可以選擇是計數(shù)模式，還是顯示時分秒模式，還是鬧鐘模式 當(dāng)撥碼開關(guān) 2，撥至高電平時，所有數(shù)碼管顯示的數(shù)值將全部清零 校對分的獨(dú)立按鍵，每按一下，計數(shù)值加一，計數(shù)范圍 0 到 59 校對時的獨(dú)立按鍵，每按一下，計數(shù)值加1，計數(shù)范圍 0 到 23 校對秒的獨(dú)立按鍵，每按一下，計數(shù)值加 1，計數(shù)范圍， 0 到 59 23 假使此刻時間為早上九點(diǎn)九分 57秒，我們在選擇的模式（撥碼開關(guān)）