【正文】 0000) then 當(dāng)前時(shí)間的時(shí)分秒完全等于設(shè)置的鬧鐘時(shí)間，蜂鳴器才有效，否則蜂鳴器不響，繼續(xù)顯示當(dāng)前的時(shí)間 if clk=39。 原理框圖： 17 （ 1）計(jì)數(shù)模塊：按照時(shí)鐘模式完成一天 24小時(shí)的計(jì)時(shí)功能。 段選 end case。 when0111=du=11111000。 when0011=du=10110000。 end case。 when0111=du=01111000。 when0011=du=00110000。 process(data,sel) begin if sel=010 or sel=100 then 若是第二個(gè)或是第四個(gè)數(shù)碼管亮，則低位的兩個(gè)點(diǎn)要顯示，低電平有效。 when others=data=f0。 when 100=data=f4。 when 010=data=f2。 begin process(sel,f0,f1,f2,f3,f4,f5) begin case sel is 數(shù)碼管的位選，數(shù)碼管為共陽(yáng)極的，秒分時(shí)共用六個(gè) when 000=data=f0。139。 sel:in std_logic。 end if。secg:=0000。secs:=0000。 elsif (rclk=39。 then secg:=0000。 begin process(cl_r,clk,rclk,co,add) is variable secg,secs,ad: std_logic_vector(3 downto 0)。 gsec,ssec: out std_logic_vector(3 downto 0)。 else q=39。 count :=0。event and clk=39。（秒分時(shí)模塊程序一樣不再重復(fù)） architecture art of disshk is begin process(clk,d) variable count:integer range 0 to 100。振蕩器產(chǎn)生穩(wěn)定的高頻脈沖信號(hào) ,作為數(shù)字鐘的時(shí)間基準(zhǔn) ,然后經(jīng)過(guò)分頻器輸出標(biāo)準(zhǔn)秒脈沖。 ②顯示模塊。 3）系統(tǒng)核心模塊功能分析及實(shí)現(xiàn) ①時(shí)間計(jì)數(shù)模 塊。核心部分由 3 大模塊組成，即時(shí)間計(jì)數(shù)模塊、控制模塊和顯示模塊。有了這一步，就對(duì)數(shù)字鐘的模塊有了了解。 9 獨(dú)立按鍵 此次設(shè)計(jì)主要外部電路的觸發(fā)，每按一下將記一次數(shù)。譯碼器輸出與輸入代碼有唯一的對(duì)應(yīng)關(guān)系。 譯碼為編碼的逆過(guò)程。數(shù)字鐘的精度主要取決于時(shí)間標(biāo)準(zhǔn)信號(hào)的頻率及其穩(wěn)定度。 3） VHDL 程序仿真 4）綜合、優(yōu)化和布局布線 綜合指的是 將設(shè)計(jì)描述轉(zhuǎn)化成底層電路的表示形式，其結(jié)果是一個(gè)網(wǎng)表或者是一組邏輯方程；優(yōu)化，這個(gè)主要是為了提高程序的執(zhí)行效率及減少資源的利用；布局布線，指的是將邏 7 輯關(guān)系轉(zhuǎn)化成電路連接的方式。 2）采用 VHDL 進(jìn)行設(shè)計(jì)描述 這部分包括設(shè)計(jì)規(guī)劃和程序的編寫。 （ 3） VHDL 支持各種設(shè)計(jì)方法，自頂向下、自底向上或者混合的都可以?，F(xiàn)在， VHDL 和 Verilog 作為 IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言，又得到眾多 EDA 公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語(yǔ)言。 1987 年底， VHDL 被IEEE 和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言 。 字系統(tǒng)采用自頂向下、由粗到細(xì)，逐步分解的設(shè)計(jì)方法，最頂層電路是指系統(tǒng)的整體要求，最下層是具體的邏輯電路實(shí)現(xiàn)。分計(jì)數(shù)到 60 時(shí)的進(jìn)位輸出信號(hào)和時(shí)調(diào)整輸入信 號(hào) ， 經(jīng)或關(guān)系后接時(shí)脈沖輸入端 clk。 reset 為秒清零 ， mm 為分鐘進(jìn)位 ， 每 60 秒產(chǎn)生一個(gè)高電平的信號(hào) ， 作為分模塊的時(shí)鐘輸入 ， clk 為秒模塊的時(shí)鐘輸入 ， 接 1Hz 脈沖信號(hào) ， mm 為分鐘設(shè)置 ， 低電平是不影響秒模塊工作 ， 當(dāng)它為高電平時(shí) ， mm 信號(hào)會(huì)隨之產(chǎn)生一個(gè)和 clk 頻率相同的信號(hào) ， 達(dá)到調(diào)整分鐘 的目的。 優(yōu)點(diǎn)：設(shè)計(jì)簡(jiǎn)單方便，層次清晰，工程的建立方便，無(wú)需單獨(dú)設(shè)計(jì)各個(gè)組件模塊產(chǎn)生原理圖文件后再進(jìn)行電路連接設(shè)計(jì)。 4）蜂鳴器在整點(diǎn) 時(shí)有報(bào)時(shí)信號(hào)產(chǎn)生，蜂鳴器報(bào)警。 2）時(shí)間設(shè)置：手動(dòng)調(diào)節(jié)分鐘、小時(shí)，可以對(duì)所設(shè)計(jì)的時(shí)鐘任意調(diào)時(shí)間，這樣使數(shù)字鐘真正具有使用功能。 3）具有調(diào)節(jié)小時(shí)、分鐘，秒及清零的功能。 本設(shè)計(jì)主要研究基于 FPGA 的數(shù)字鐘 ， 要求時(shí)間以 24 小時(shí)為一個(gè)周期 ,顯示時(shí)、分、秒。 本設(shè)計(jì)利用 VHDL 硬件描述語(yǔ)言結(jié)合可編程邏輯器件進(jìn)行的 ， 并通過(guò)數(shù)碼管動(dòng)態(tài)顯示計(jì)時(shí)結(jié)果。 EDA 技術(shù)正是為了適應(yīng)現(xiàn)代電子技術(shù)的要求 ， 吸收眾多學(xué)科最新科技成果而形成的一門新技術(shù)。因此將其分頻得1Hz 的秒鐘信號(hào)，秒計(jì)滿 60 即得 1 分鐘，分滿 60 即得 1 小時(shí)信號(hào)，小時(shí)滿 24即得一天。 數(shù)字鐘是一個(gè)將“時(shí)”、“分”、“秒”顯示于人的視覺(jué)器官的計(jì)時(shí)裝置。 1 基于 VHDL 的數(shù)字電子時(shí)鐘的設(shè)計(jì) 目錄 基于 VHDL 的數(shù)字電子時(shí)鐘的設(shè)計(jì) .................................................................................... 1 目錄 ................................................................................................................................. 1 摘要 .......................................................................................................................... 2 引言 .......................................................................................................................... 2 一、設(shè)計(jì)分析 ................................................................................................................... 3 設(shè)計(jì)要求 ......................................................................................................... 3 性能指標(biāo)及功能設(shè)計(jì)性能指標(biāo) ......................................................................... 3 二、設(shè)計(jì)方案 ................................................................................................................... 3 三、設(shè)計(jì)環(huán)境 ................................................................................................................... 4 硬件設(shè)計(jì)環(huán)境 .................................................................................................... 4 可編程器件 EP2C5Q208C8N 及開(kāi)發(fā)板系統(tǒng) ............................................... 5 64 位的計(jì)算機(jī)一 臺(tái) .................................................................................. 5 軟件設(shè)計(jì)環(huán)境 .................................................................................................. 5 QuartusⅡ軟件開(kāi)發(fā)平臺(tái)（ 版本） ........................................................ 5 Windows7 操作系統(tǒng) ................................................................................. 5 硬件描述語(yǔ)言 VHDL ................................................................................. 5 四、整體設(shè)計(jì)流圖 ............................................................................................................ 7 各模塊的原理性功能介紹 .................................................................................. 7 可編程器件 EP2C5Q208C8N ...................................................................... 7 CPLDJTAG 接口 ........................................................................................ 7 晶振和蜂鳴器 .......................................................................................... 7 LED數(shù)碼管顯示 ....................................................................................... 8 獨(dú)立按鍵 ................................................................................................. 9 撥碼開(kāi)關(guān) ................................................................................................. 9 QuartusⅡ軟件開(kāi)發(fā)平臺(tái)（ 版本） ........................................................ 9 設(shè)計(jì)的整體框架 .............................................................................................. 10 頂層用原理圖的方法實(shí)現(xiàn)。電路主要有時(shí)間計(jì)數(shù)模塊、時(shí)間顯示模塊以及譯碼模塊。本設(shè)計(jì)是一個(gè)顯示時(shí)（ 2 位）分（ 2 位）秒（ 2 位）共六個(gè)數(shù)字的多功能電子鐘。它與傳統(tǒng)的電子產(chǎn)品在設(shè)計(jì)上的顯著區(qū)別師大量使用大規(guī)?？删幊踢壿嬈骷?， 使產(chǎn)品的性能提高 ， 體積縮小 ， 功耗降低 .同時(shí)廣泛運(yùn)用現(xiàn)代計(jì)算機(jī)技術(shù) ， 提高產(chǎn)品的自動(dòng)化程度和競(jìng)爭(zhēng)力 ， 縮短研發(fā)周期。最終形成集成 3 電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T新技術(shù)。因此 ， 本設(shè)計(jì)采用可編程邏輯器件實(shí)現(xiàn)。 2）要求走時(shí)誤差不大于每天 10秒。 性能指標(biāo)及功能設(shè)計(jì)性能指標(biāo) 1）時(shí)鐘計(jì)數(shù)：完成時(shí)、分、秒的正確計(jì) 時(shí)并且顯示所計(jì)的數(shù)字；對(duì)秒、分 60 進(jìn)制計(jì)數(shù)，即從 0 到 59 循環(huán)計(jì)數(shù)，時(shí)鐘 —— 24 進(jìn)制計(jì)數(shù)，即從 0 到23 循環(huán)計(jì)數(shù)，并且在數(shù)碼管上顯示數(shù)值。可以根據(jù)我們自己任意時(shí)間的復(fù)位。 二、設(shè)計(jì)方案 本設(shè)計(jì)采用自頂向下的設(shè)計(jì)方法和模塊化設(shè)計(jì)方式，它由秒計(jì)數(shù)模塊，分 4 計(jì)數(shù)模塊，小時(shí)計(jì)數(shù)模塊，報(bào)警模塊，秒分時(shí)設(shè)置模塊和譯碼模塊，程序包， entity 模塊（頂層模塊）八部分組成。 秒模塊主體為 60 進(jìn)制的計(jì)數(shù)器 ， ss 為向動(dòng)態(tài)掃描控制模塊提供秒的個(gè)位和十位數(shù)據(jù)的信號(hào)。 時(shí)模塊為一個(gè) 24 進(jìn)制的計(jì)數(shù)器 ， 動(dòng)態(tài)掃描控制模塊提供秒的個(gè)位和十位數(shù)據(jù)的信號(hào)。該模塊實(shí)現(xiàn)時(shí)間的動(dòng)態(tài)掃描顯示控制。設(shè)計(jì)過(guò)程中用到的外圍電路的以及