【正文】 四號黑體字。 第一層次（章）題序和標題用小二號黑體字。行距固定值 20 磅，（段落中有數(shù)學表達式時，可根據(jù)表達需要設(shè)置該段的行距），裝訂時附錄內(nèi)容加封面 大學畢業(yè)設(shè)計 /論文評審意見表 B5 紙，單面打印，不編頁碼 大學畢業(yè)設(shè)計 /論文答辯委員會評語表 B5 紙，單面打印，不編頁碼 注： /論文模版用 Word 2020 文檔排版 ， 詳見教務處網(wǎng)頁 “文檔下載” “實踐教學用表”中畢業(yè)設(shè)計 /論文模版，下載的模版文檔會變形需要進行整理。每字間空1 格 ,要求字體居中 年 月 宋體字小三號，行距固定值 20 磅 , 間距段前、段后分別為 行。 附錄 理工類論文附錄的序號采用“附錄 1”、“附錄 2”等，附錄順序為開題報告、文獻綜述、外文文獻 的中文 譯文 及 外文復印件 等。照片采用光面相紙，不宜用布紋相紙。 插圖編排 插圖與其圖題為一個整體，不得拆開排寫于兩頁。引用圖應說明出處，在圖題右上角加引用文獻編號。圖號按章編排，如第 1章第一圖的圖號為“圖11”等。 電氣圖：圖形符號、文字符號等應符合附錄 6所列有關(guān)標準的規(guī)定。 基于 VHDL 的數(shù)字時鐘設(shè)計 通信 101_李紅 _202010404133 21 表格容量較大，必要時表格也可分為兩段或多段（這只能發(fā)生在轉(zhuǎn)頁時），轉(zhuǎn)頁分段后的每一續(xù)表的表頭都應重新排字，重排表頭的續(xù)表上方右側(cè)應注明（續(xù)表）字樣。 表內(nèi)文字說明不加標點。 全表如用同一單位，將單位符號移到表頭右上角，加圓括號（見附錄 4中的例 2）。表序與表名之間空一格，表名中不允許使用標點符號，表名后不加標點。 公式中用斜線表示“除”的關(guān)系時，若分母部分為乘積應采用括號，以免含糊不清，如a/(bcosx)。若公式前有文字（如“解”、“假定”等），文字頂格書寫，公式仍居中寫。 計量單位符號一律用正體。 km”，“ t/（人 采用英語縮寫詞時，除本行業(yè)廣泛應用的通用縮寫詞外，文中第一次出現(xiàn)的縮寫詞應該用括號注明英文全文。標準中未規(guī)定的術(shù)語要采用行 業(yè)通用術(shù)語或名稱。換行時與作者名第一個字對齊。會議年份與出版年相同者省略“出版年”。外文姓名按國際慣例，將作者名的縮寫置前，作者姓置后。 參考文獻書寫格式應符合 GB7714－ 1987《文后參考文獻著錄規(guī)則》。當提及的參考文獻為文中直接說明時，其序號應該與正文排齊，如“由文獻 [8， 10～ 14]可知”。層次代號格式見表 1和表 2。 各章標題要突出重點、簡明扼要。 目錄 目錄應包括論文中全部章節(jié)的標題及頁碼，含中、外文摘要；正文章、節(jié)題目； 參考文獻；致謝； 附錄。 頁碼 用小五號字，居中標于頁面底部 。單數(shù)頁眉的文字為“章及標題”；雙數(shù)頁眉的文字為“大學本科生畢業(yè)設(shè)計（論文）”。 論文版面 設(shè)置為：畢業(yè)論文 B5 紙 、 縱向、 為 橫排 、 不分欄， 上下頁邊距分別為 和 2cm， 左右 頁邊距分別為 和 2cm，對稱頁邊距、 左側(cè)裝訂 并裝訂線為 0cm、 奇偶頁不同、無網(wǎng)格。其中漢語言文學專業(yè)不少于 7 000字。內(nèi)容應簡潔明了、實事求是，避免俗套。 產(chǎn)品說明書、各類標準、各種報紙上刊登的文章及未公開發(fā)表的研究報告（著名的內(nèi)部報告如 PB、 AD報告及著名大公司的企業(yè)技術(shù)報告等除外）不宜做為參考文獻引用。 參考文獻 參考文獻是論文不可缺少的組成部分，它反映了論文的取材來源和廣博程度。論文主體的內(nèi)容要求參照《大學本科生畢業(yè)設(shè)計（論文）的規(guī)定》第五章。 文管類論文的緒論是畢業(yè)論文的開頭部分，一般包括說明論文寫作的目的與意義，對所研究問題的認識以及提出問題。 目錄 目錄應獨立成頁，包括論文中全部章、節(jié)的標題及頁碼。 摘要與關(guān)鍵詞 摘要 本科生畢業(yè)設(shè)計（論文）的摘要均要求用中、英兩種文字給出，中文在前。指導教師應加強指導，嚴格把關(guān)。全海燕老師追求真理的作風，治學嚴謹?shù)膽B(tài)度及平易近人的品德使我受益匪淺，終身難忘，并且也是對我永遠的鞭策和激勵。在給數(shù)字鐘重置時間后，數(shù)字鐘便開始從所置的 時間計時，到達 59 秒時，秒計時器回到 0 秒，并且給 14 分鐘加 1；當?shù)竭_ 59分時，分計時器回到 0分鐘，并且給小時加 1；當?shù)竭_ 23小時時，時計時器回到 0 小時，并且給星期加 1；當?shù)竭_星期六時，星期計時器又回到 0。 由上述波形可以清楚的看到：秒計時器開始計時，當?shù)竭_ 59 秒后，秒計時器 sec又從0開始計時，同時分鐘 min加了 1，為 58分。 時模塊調(diào)試 在時計時器的 clkh輸入一個周期為 5ns的時鐘信號；清 0端（ reset）前面一小段（ 100ns）為低電平，后面均為高電平；置數(shù)端（ set）前面一小段（ 200ns）為低電平，后面均為高電平；時重置端（ h1）可設(shè)置數(shù)值為 20時，保存波形圖，進行仿真，產(chǎn)生如下波形： 由上述波形可以清楚的看到：當清 0信號（ reset）無效時，時計時器置數(shù)，從 20時開始計數(shù)，到 23時回到 0，并且從 enhour輸出一個高電平。 u5:alarm1 port map(reset=reset,min=min,alarm=alarm)。 ―― 分與報時之間 的連接信號 begin u1:second1 port map(reset=reset,set=set,s1=s1, sec=sec,clk=clk, ensec=enm)。 alarm:out std_logic)。 day:buffer std_logic_vector(2 downto 0))。 Enhour:out std_logic)。 End Component。 Component minute1 ―― 分元件的例化 Port(clkm,reset,set: in std_logic。 S1: in std_logic_vector(7 downto 0)。 Sec,min,hour:buffer std_logic_vector(7 downto 0)。 Entity topclock is Port(clk,reset,set:in std_logic。 系統(tǒng)設(shè)計 9 將上述 5個程序作為底層文件，存放在同一個文件夾中，然后按下面的圖將這幾個文件連接起來，并用元件例化語句編寫頂層文件的程序，如下 : Library ieee。139。 ―― 輸出的報時信號 End。 Use 。 End。 ―― 重復計數(shù) Else day=day+1。 ―― 對星期計時器置 d1的數(shù) Elsif clkd39。 then day=000。 ―― 置數(shù)端（星期） day:buffer std_logic_vector(2 downto 0))。 Use 。 8 End process。enhour=39。 then if hour=23 then hour=00000000。 then hour=h1。039。 ―― 置數(shù)端（時） hour:buffer std_logic_vector(7 downto 0)。 Use 。 End process。ensec=39。 then if sec=59 then sec=00000000。 then sec=m1。039。 ―― 置數(shù)端（分） min:buffer std_logic_vector(7 downto 0)。 Use 。 End process。ensec=39。 then if sec=59 then sec=00000000。 then sec=s1。039。 ―― 置數(shù)端（秒） Sec:buffer std_logic_vector(7 downto 0)。 Use 。 clkd為驅(qū)動星期計時器工作的時鐘，與 enhour相連接； day為星期計時器的輸出。其中 reset為清 0信號，當 reset為 0時，時計時器清 0； set 為置數(shù)信號，當 set為0時，時計時器置數(shù)，置 h1的值。 分計時器（ minute1）是由一個 60進制的計數(shù)器構(gòu)成的，具有清 0、置數(shù)和計數(shù)功能。其中計時模塊有 4 部分構(gòu)成：秒計時器（ second1）、分計時器 (minute1)、時計時器 (hour1)和星期計時器 (day1)。需要說明的是，它們在硬件中都是并行運行的。所以，內(nèi)部和外部的概念對系統(tǒng) 5 設(shè)計的 VHDL是十分重要的。 VHDL 的設(shè)計結(jié)構(gòu) VHDL 描述數(shù)字電路系統(tǒng)設(shè)計的行為、功能、輸入和輸出。除了含有許多具有硬件特征的語句 外， VHDL 的語言形式和描述風格與句法是十分類似于一般的計算機高級語言。有專家認為，在新的世紀中， VHDL 于 Verilog 語言將承擔起大部分的數(shù)字系統(tǒng)設(shè)計任務。自 IEEE公布了 VHDL的標準版本， IEEE1076（簡稱 87版）之后，各 EDA公司相繼推出了自己的 VHDL設(shè)計環(huán)境，或宣布自己的設(shè)計工具可以和 VHDL接口。與 SDL（ SoftwareDescriptionLanguage）相似，經(jīng)歷了從機器碼（晶體管和焊接）、匯編（網(wǎng)表）、到高級語言（ HDL）的過程。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計方法、設(shè)計過程和設(shè)計觀念，促 進了 EDA技術(shù)的迅速發(fā)展。 EDA是電子設(shè)計自動化（ Electronic Design Automation）的縮寫，在 20世紀 90年代初從計算機輔助設(shè)計（ CAD）、計算機輔助制造（ CAM）、計算機輔助測試（ CAT）和計算 機輔助工程（ CAE）的概念發(fā)展而來的。 3 相關(guān)知識介紹 EDA 概述 20世紀 90年代，國際上電子和計算機技術(shù)較先進的國家，一直在積極探索新的電子電路設(shè)計方法，并在設(shè)計方法、工具等方面進行了徹底的變革，取得了巨大成功。但無論有無編碼以及采用什么樣的編碼，最 后都要轉(zhuǎn)換成為相應的鍵值，以實現(xiàn)按鍵功能程序的轉(zhuǎn)移。而 FPGA是特殊的 ASIC芯片，與其他的ASIC 芯片相比，它具有設(shè)計開發(fā)周期短、設(shè)計制造成本低、開發(fā)工具先進、標準產(chǎn)品無需測試、質(zhì)量穩(wěn)定以及可實時在線檢測等優(yōu)點。支撐信息電子產(chǎn)品高速發(fā)展的基礎(chǔ)就是微電子制造工藝水平的提高和電子產(chǎn)品設(shè)計開發(fā)技術(shù)的發(fā)展。 VHDL硬件描述語言在電子設(shè)計自動化 ( EDA)中扮演著重要的角色 ?；谶@種情況 ,可編程邏輯器件的出現(xiàn)和發(fā)展大大改變了傳統(tǒng)的系統(tǒng)設(shè)計方法。集成電路的設(shè)計正 朝著速度快、性能高、容量大、體積小和微功耗的方向發(fā)展。在本實驗中采用了集成度較高的 FPGA 可編程邏輯器件 , 選用了 VHDL 硬件描述語言和 MAX + p lusⅡ開發(fā)軟件。 2 需求分析 現(xiàn)代社會的標志之一就是信息產(chǎn)品的廣泛使用，而且是產(chǎn)品的性能越來越強，復雜程度越來越高，更新步伐越來越快。 ASIC 是專用的系統(tǒng)集成電路，是一種帶有邏輯處理的加速處理器。根據(jù)鍵盤的結(jié)構(gòu)不同，采用不同的編碼方法。因此，研究數(shù)字鐘及擴大其應用，有著非?，F(xiàn)實的意義。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計方法、設(shè)計過程和設(shè)計觀念，促進了 EDA技術(shù)的迅速發(fā)展。 這些器件可以通過軟件編程而對其硬件結(jié)構(gòu)和工作方式進行重構(gòu)，從而使得硬件的設(shè)計可以如同軟件設(shè)計那樣方便快捷。主要用于描述離散電子系統(tǒng)的結(jié)構(gòu)和行為。 1987年底， VHDL被 IEEE和美國國防部確認為標準硬件描述語言。現(xiàn)在， VHDL和 Verilog作為 IEEE的工業(yè)標準硬件描述語言，又得到眾多 EDA公司的支持，在電子工程領(lǐng)域，已成為事實上的通用硬件描述語言。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。這種將設(shè)計實體分成內(nèi)外部分的概念是 VHDL系統(tǒng)設(shè)計的基本點。當定義了一個設(shè)計的實體之后，其他實體可以利用該實體，也可以開發(fā)一個實體庫。結(jié)構(gòu)體可以包含相連的多個進程 process 或者組建 ponent等其他并行結(jié)構(gòu)。 4 數(shù)字鐘設(shè)計 數(shù)字鐘的總體 設(shè)計方案 該數(shù)字鐘可以實現(xiàn) 3個功能：計時功能、整點報時功能和重置時間功能，因此有 3個子模塊：計時、報時（ alarm1）、重置時間 (s m h d1)。 clk為驅(qū)動秒 計時器的時鐘， sec為秒計時器的輸出，ensec為秒計時器的進位信號，作為下一級的時鐘輸入信號。 時計時器（ hour1）是由一個 24進制的計數(shù) 器構(gòu)成的，具有清 0、置數(shù)和計數(shù)功能。其中 reset為清 0信號，當 reset為 0時，星期計時器清 0； set 為置數(shù)信號，當 set為 0時，星期計時器置數(shù)，置 d1的值。 Use 。 S1:in std_logic_vector(7 downto 0)。 Architecture a of second1 is Begin Process(