【正文】 000～ 5 000字。 論文書寫規(guī)定 論文正文字?jǐn)?shù) 理工類 論文正文字?jǐn)?shù)不少于 20 000字。 引用網(wǎng)上參考文獻(xiàn)時(shí)，應(yīng)注明該文獻(xiàn)的準(zhǔn)確網(wǎng)頁地址，網(wǎng)上參考文獻(xiàn)不包含在上述規(guī)定的文獻(xiàn)數(shù)量之內(nèi)。對理工類論文，參考文獻(xiàn)數(shù)量一般應(yīng)在 15篇以上，其中學(xué)術(shù)期刊類文獻(xiàn)不少于 8篇，外文文獻(xiàn)不少于 3篇；對文科類、管理類論文，參考文獻(xiàn)數(shù)量一般為 10～ 20篇，其中學(xué)術(shù)期刊類文獻(xiàn)不少于 8篇，外文文獻(xiàn)不少于 3篇。 結(jié)論 結(jié)論作為單獨(dú)一章排列，但不加章號。 畢業(yè)設(shè)計(jì)（論文）緒論部分字?jǐn)?shù)不多于全部論文字?jǐn)?shù)的 1/4。 緒論 緒論一般作為論文的首篇。摘要中不宜使用公式、圖表，不標(biāo)注引用文獻(xiàn)編號，避免將摘要寫成目錄式的內(nèi)容介紹。 題目 論文題目應(yīng)恰當(dāng)、準(zhǔn)確地反映論文的主要研究內(nèi)容。它既是本科學(xué)生開始從事工程設(shè)計(jì)、科學(xué)實(shí)驗(yàn)和科學(xué)研究的初步嘗試，也是學(xué)生在教師的指導(dǎo)下，對所進(jìn)行研究的適當(dāng)表述，還是學(xué)生畢業(yè)及學(xué)位資格認(rèn)定的重要依據(jù)。 end if。 end if。event and clk=39。 process(clk,reset) begin if(reset=39。 daout:out std_logic_vector(5 downto 0))。 use 。 end if。 else count=0000000。 elsif (count1660)then count=count+1。039。139。 elsif(clk39。039。 begin daout=count。 daout:out std_logic_vector(6 downto 0))。 clks:in std_logic。 VHDL 源程序： library ieee。 end if。039。 else count=0000000。139。 elsif(clk39。039。 begin daout=count。 daout:out std_logic_vector(6 downto 0))。 entity second is port(clk:in std_logic。在此對肖老師表示衷心的感謝。 課程設(shè)計(jì)中要求要有耐心和毅力，還要細(xì)心，稍有不慎，一個(gè)小小的錯(cuò)誤就會(huì)導(dǎo)致結(jié)果的不正確，而對錯(cuò)誤的檢查要求我要有足夠的耐心，通過這次設(shè)計(jì)和設(shè)計(jì)中遇到的問題，也積累了一定的經(jīng)驗(yàn)，對以后從事集成電路設(shè)計(jì)工作會(huì)有一定的幫助。通過 本次課程設(shè)計(jì)的學(xué)習(xí)，我深深的體會(huì)到設(shè)計(jì)課的重要性和目的性所在。 4 系統(tǒng)仿真 秒表計(jì)數(shù)器電路仿真圖如圖 :將標(biāo)準(zhǔn)秒信號送入“秒計(jì)數(shù)器”，“秒計(jì)數(shù)器”采用 60 進(jìn)制計(jì)數(shù)器，每累計(jì) 60 秒發(fā)出一個(gè)“分脈沖”信號，該信號將作為“分計(jì)數(shù)器”的時(shí)鐘脈沖。 end if。039。 else count=0000000。139。 elsif(clk39。039。 begin daout=count。 daout:out std_logic_vector(6 downto 0))。 entity second is port(clk:in std_logic。時(shí)、分、秒計(jì)數(shù) 器電路如圖 所示。 時(shí)、分、秒計(jì)數(shù)器電路 （ 1）原理 時(shí)、分、秒計(jì)數(shù)器電路有相似的地方，用兩個(gè) 74LS161 組成一個(gè)二十四進(jìn)制計(jì)數(shù)器，顯示 0~23 時(shí)。它是由兩個(gè)相同的、獨(dú)立的數(shù)據(jù)型觸發(fā)器組成。分頻器實(shí)際上也就是計(jì)數(shù)器。 晶體振蕩器電路給數(shù)字鐘提供一個(gè)頻率穩(wěn)定準(zhǔn)確的 32768Hz 的方波信號，可保證數(shù)字鐘的走時(shí)準(zhǔn)確及穩(wěn)定。 8 圖 數(shù)字鐘 的工作原理圖 晶體振蕩器 晶體振蕩電路是構(gòu)成數(shù)字式時(shí)鐘的核心，它保證了時(shí)鐘走時(shí)準(zhǔn)確及穩(wěn)定?！胺钟?jì)數(shù)器”也采用 60 進(jìn)制計(jì)數(shù)器，每累計(jì) 60 分鐘，發(fā)出一個(gè)“時(shí)脈沖”信號，該信號將被送到“時(shí)計(jì)數(shù)器”。因此，一個(gè)基本的數(shù)字鐘電路主要由譯碼顯示器、“時(shí)”，“分”，“秒”，“星期”計(jì)數(shù)器、校時(shí)電路、報(bào)時(shí)電路和振蕩器組成。 、優(yōu)化和布局布線 綜合指的是將設(shè)計(jì)描述轉(zhuǎn)化成底層電路的表示形式，其結(jié)果是一個(gè)網(wǎng)表或者是一組邏輯方程；優(yōu)化，這個(gè)主要是為了提高程序的執(zhí)行效率及減少資源的利用；布局布線，指的是將邏輯關(guān)系轉(zhuǎn)化成電路連接的方式。 VHDL進(jìn)行設(shè)計(jì)描述 這部分包括設(shè)計(jì)規(guī)劃和程序的編寫。 ，自頂向下、自底向上或者混合的都可以。現(xiàn)在， VHDL 和 Verilog 作為IEEE 的工業(yè)標(biāo)準(zhǔn)硬件描述語言，又得到眾多 EDA 公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語言。 1987 年底， VHDL 被 IEEE 和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言 。典型的 EDA工具中必須包含兩個(gè)特殊的軟件包，即綜合器和適配器。 設(shè)計(jì)的 內(nèi)容 利用 VHDL 設(shè)計(jì)數(shù)字鐘顯示電路的各個(gè)模塊，并使用 EDA 工具對 各模塊 進(jìn)行仿真驗(yàn)證 。 、目的 本次設(shè)計(jì)的目的就是在掌握 EDA 實(shí)驗(yàn)開發(fā)系統(tǒng)的初步使用基礎(chǔ)上， 了解EDA 技術(shù)，加深對計(jì)算機(jī)體系結(jié)構(gòu)的理解。特別是計(jì)算機(jī)產(chǎn)業(yè)，可以說是日新月異，數(shù)字鐘作為計(jì)算機(jī)的一個(gè)組成也隨之逐漸進(jìn)入人們的生活，從先前的采用半導(dǎo)體技術(shù)實(shí)現(xiàn)的數(shù)字鐘到現(xiàn)在廣泛應(yīng)用的采用高 集成度芯片實(shí)現(xiàn)的數(shù)字鐘。利用 VHDL 語言 完成了數(shù)字鐘的設(shè)計(jì)。 （ 4）學(xué)生應(yīng)抱著嚴(yán)謹(jǐn)認(rèn)真的態(tài)度積極投入到課程設(shè)計(jì)過程中，認(rèn)真查閱相 應(yīng)文獻(xiàn)以及實(shí)現(xiàn)，給出個(gè)人分析、設(shè)計(jì)以及實(shí)現(xiàn)。 要求： （ 1） 通過對相應(yīng)文獻(xiàn)的收集、分析以及總結(jié)，給出相應(yīng)課題的背景、意義 及現(xiàn)狀研究分析。通過課程設(shè)計(jì)深入理解計(jì)算機(jī)的基本原理和方法，加深對計(jì)算機(jī)組成的理解。 （ 3） 學(xué) 按要求編寫課程設(shè)計(jì)報(bào)告書，能正確闡述設(shè)計(jì)和實(shí)驗(yàn)結(jié)果。 數(shù)字鐘的設(shè)計(jì)與制作 摘 要 系統(tǒng)使用 EDA 技術(shù) 設(shè)計(jì)了數(shù)字鐘， 采用硬件描述語言 VHDL 按模塊化方式進(jìn)行設(shè)計(jì) ，然后 進(jìn)行編程 ，時(shí)序仿真等。 關(guān)鍵字 數(shù)字鐘； EDA； VHDL； 目錄 1引言 ...................................................................... 4 課題的背景、目的 ..................................................... 4 設(shè)計(jì)的內(nèi)容 ........................................................... 4 2 EDA、 VHDL 簡介 ............................................................ 5 技術(shù) .............................................................. 5 硬件描述語言 —— VHDL ................................................. 5 ★ VHDL 的 簡介 ........................................................ 5 ★ VHDL 語言的特點(diǎn) .................................................... 6 ★ VHDL 的設(shè)計(jì)流程 .................................................... 6 3 數(shù)字鐘設(shè)計(jì) ................................................................ 7 數(shù)字鐘的工作原理 ..................................................... 7 晶體振蕩器 ........................................................... 8 分頻器電路 ........................................................... 9 時(shí)、分、秒計(jì)數(shù)器電路 ................................................. 9 4 系統(tǒng)仿真 ................................................................. 12 ................................................. 12 ................................................. 12 ................................................... 13 結(jié)束語 ..................................................................... 14 致謝 ....................................................................... 15 參考文獻(xiàn) ................................................................... 16 附錄 ....................................................................... 17 4 1 引 言 隨著 社會(huì)的 發(fā)展， 科學(xué)技術(shù)也在不斷的進(jìn)步。因此利用計(jì)算機(jī)和大規(guī)模復(fù)雜可編程邏輯器 件進(jìn)行現(xiàn)代電子系統(tǒng)設(shè)計(jì)已成為電子工程類技術(shù)人員必不可少的基本技能之一。通過課程設(shè)計(jì)深入理解 計(jì)算機(jī)的組成原理 ，達(dá)到課程 設(shè)計(jì)的目標(biāo)。 5 2 EDA、 VHDL 簡介 EDA 技術(shù) EDA是電子設(shè)計(jì)自動(dòng)化（ Electronic Design Automation）縮寫， EDA是以計(jì)算機(jī)為工具，根據(jù)硬件描述語言 HDL（ Hardware Description language）完成的設(shè)計(jì)文 件，自動(dòng)地完成邏輯編譯、化簡、分割、綜合及優(yōu)化、布局布線、仿真以及對于特定目標(biāo)芯片的適配編譯和編程下載等工作。 硬件描述語言 —— VHDL ★ VHDL 的簡介 VHDL 的英文全名是 VeryHighSpeed Integrated Circuit HardwareDescription Language,誕生于 1982 年。 1993 年， IEEE對 VHDL 進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展 VHDL 的內(nèi)容，公布了新版本的 VHDL，即 IEEE 標(biāo)準(zhǔn)的 10761993 版本，（簡稱 93版）。 u無關(guān)，與工藝獨(dú)立，方便工藝轉(zhuǎn)換。 ★ VHDL 的設(shè)計(jì)流程 明確這個(gè)系統(tǒng)有哪些設(shè)計(jì)要求，和你要想到達(dá)的目標(biāo)。最重要還是模塊劃分。它的計(jì)時(shí)周期為 24 小時(shí)，顯示滿刻度為 23 時(shí) 59 分 59 秒，另外應(yīng)有校時(shí)功能和一些顯示星期、報(bào)時(shí)、停電查看時(shí)間等附加功能。將標(biāo)準(zhǔn)秒信號送入“秒計(jì)數(shù)器”，“秒計(jì)數(shù)器”采用 60 進(jìn)制計(jì)數(shù)器， 每累計(jì) 60 秒發(fā)出一個(gè)“分脈沖”信號，該信號將作為“分計(jì)數(shù)器”的時(shí)鐘脈沖。 工作原理圖如圖 所示。因此，一般采用石英晶體振蕩器經(jīng)過分頻得到這一 信號。 9 圖 晶體振蕩電路 分頻器電路 分頻器電路將 32768HZ的高頻方波信號經(jīng) 32768 次分頻后得到 1Hz的方波信號供秒計(jì)數(shù)器進(jìn)行計(jì)數(shù)。 CD4013B 其實(shí)是一個(gè)雙 D 型觸發(fā)器。時(shí)鐘置位和復(fù)位是獨(dú)立的，分別通過在置位或復(fù)位線上高電平完成。 時(shí)、分、秒計(jì)數(shù)器都需要用譯碼電路和 LED 數(shù)碼管進(jìn)行譯碼和顯示。 use 。 enmin:out std_logic。 11 signal enmin_1,enmin_2:std_logic。 process(clk,reset,setmin) begin if(reset=39。039。)then if(count(3 downto 0)=1001) then if(count1660