【正文】 止。end architecture。 c=co。 end if。039。 then 時(shí)鐘高電平有效 if(countms25000) then clkms=39。 process(clk) variable countms:integer range 0 to 50000。 else counts:=0。 counts:=counts+1。event and clk=39。139。 and clk39。（5）分頻器：根據(jù)外部的輸入時(shí)鐘，將外部時(shí)鐘成兩路信號(hào)，一路用于正常的計(jì)數(shù)，一路用于七段顯示數(shù)碼管的動(dòng)態(tài)掃描輸出。 end process。 when1001=du=10010000。 when0101=du=10010010。 when0001=du=11111001。 when1001=du=00010000。 when0101=du=00010010。 when0001=du=01111001。 end case。 when 101=data=f5。 when 011=data=f3。數(shù)碼管顯示 when 001=data=f1。 else clkout=add。end entity。秒的個(gè)位一直計(jì)數(shù)，計(jì)數(shù)值不到9時(shí)，一直加，直到出現(xiàn)個(gè)位出現(xiàn)9，十位加一。039。139。and rclk39。co=39。 掃描時(shí)鐘要低于系統(tǒng)時(shí)鐘 if cl_r=39。 end entity 。 end if。 否則開(kāi)始計(jì)數(shù) end if。 then 信號(hào)為1時(shí)有效 if(count=100) then 當(dāng)掃描為次數(shù)為100次時(shí) q=39。039。計(jì)數(shù)器的輸出分別經(jīng)譯碼器送顯示器顯示。六進(jìn)制計(jì)數(shù)器為六選一選擇器的選擇判斷提供輸入信號(hào)，六選一選擇器的選擇輸入端段分別接秒各位、分個(gè)位、分十位和小時(shí)位計(jì)數(shù)器的輸出，用來(lái)完成動(dòng)態(tài)掃描顯示。秒和分鐘的計(jì)數(shù)器的各位為十進(jìn)制計(jì)數(shù)器。時(shí)間計(jì)數(shù)模塊是通過(guò)計(jì)數(shù)產(chǎn)生秒、分和小時(shí)信號(hào)，顯示模塊對(duì)時(shí)間計(jì)數(shù)模塊產(chǎn)生的秒、分和小時(shí)的信號(hào)，通過(guò)時(shí)鐘掃描逐個(gè)在數(shù)碼管上顯示。系統(tǒng)總體框圖如圖1所示。 設(shè)計(jì)的整體框架 。 譯碼是把給定的代碼進(jìn)行翻譯，本設(shè)計(jì)即是將時(shí)、分、秒計(jì)數(shù)器輸出的四位二進(jìn)制數(shù)代碼翻譯為相應(yīng)的十進(jìn)制數(shù)，并通過(guò)顯示器顯示，通常顯示器與譯碼器是配套使用的。實(shí)現(xiàn)譯。晶體振蕩器電路給數(shù)字鐘提供一個(gè)頻率穩(wěn)定準(zhǔn)確的32768Hz的方波信號(hào)，可保證數(shù)字鐘的走時(shí)準(zhǔn)確及穩(wěn)定。6）器件編程 四、整體設(shè)計(jì)流圖 各模塊的原理性功能介紹 可編程器件EP2C5Q208C8N CPLDJTAG接口 晶振和蜂鳴器 晶體振蕩電路是構(gòu)成數(shù)字式時(shí)鐘的核心，它保證了時(shí)鐘走時(shí)準(zhǔn)確及穩(wěn)定。設(shè)計(jì)方式一般包括直接設(shè)計(jì)，自頂向下和自底向下設(shè)計(jì)，這個(gè)和其他軟件語(yǔ)言差不多。（5）VHDL區(qū)別于其他的HDL，已形成標(biāo)準(zhǔn)，其代碼在不同的系統(tǒng)中可交換建模。 VHDL的特點(diǎn) （1）用VHDL代碼而不是用原理圖進(jìn)行設(shè)計(jì)，意味著整個(gè)電路板的模型及性能可用計(jì)算機(jī)模擬進(jìn)行驗(yàn)證。此后VHDL在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語(yǔ)言。利用QuartusⅡ進(jìn)行具體設(shè)計(jì)編程、處理、檢查以及器件編程三、設(shè)計(jì)環(huán)境 硬件設(shè)計(jì)環(huán)境本設(shè)計(jì)使用VHDL硬件開(kāi)發(fā)板，可編程邏輯器件EP2C5Q208C8N 系列。 動(dòng)態(tài)掃描模塊中為動(dòng)態(tài)掃描控制模塊的脈沖輸入，由外部脈沖發(fā)生電路提供，頻率約為1kHz，sel0、selsel2接外部38譯碼器74LS138的輸入端A、B、C，ss[6..0]、mm[6..0]、hh[5..0]分別為秒模塊、分模塊、時(shí)模塊計(jì)數(shù)段碼輸出控制信號(hào)。分鐘進(jìn)位，每60分產(chǎn)生一個(gè)高電平的信號(hào)，作為時(shí)模塊的時(shí)鐘輸入，秒計(jì)數(shù)到60時(shí)的進(jìn)位輸出信號(hào)hh和分鐘調(diào)整輸入信號(hào)mm，經(jīng)或關(guān)系后接分的脈沖輸入端clk，clk1為時(shí)調(diào)整脈沖，接1Hz脈沖， hh時(shí)鐘設(shè)置，低電平是不影響分模塊工作，當(dāng)它為高電平時(shí)，mm信號(hào)會(huì)隨之產(chǎn)生一個(gè)和clk頻率相同的信號(hào)，達(dá)到調(diào)整時(shí)的目的。即時(shí)模塊、分模塊、秒模塊、動(dòng)態(tài)掃描控制模塊、段碼譯碼模塊和整點(diǎn)報(bào)時(shí)模塊。當(dāng)鬧鐘計(jì)數(shù)至我們預(yù)先設(shè)定的時(shí)間時(shí)，鬧鐘的鈴聲響起，以提示人們時(shí)間到了。 3）清零功能：reset為復(fù)位鍵，低電平時(shí)實(shí)現(xiàn)清零功能，高電平時(shí)正常計(jì)數(shù)?？删幊踢壿嬈骷巴鈬娮釉骷O(shè)計(jì)一個(gè)數(shù)字電子鐘，利用EDA軟件（QUARTUS Ⅱ）進(jìn)行編譯及仿真，設(shè)計(jì)輸入可采用VHDL硬件描述語(yǔ)言輸入法）和原理圖輸入法，并下載到EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)，連接外圍電路，完成實(shí)際測(cè)試。 一、設(shè)計(jì)分析 設(shè)計(jì)要求1）具有時(shí)、分、秒計(jì)數(shù)顯示功能，以24小時(shí)循環(huán)計(jì)時(shí)。并且它還具有開(kāi)放的界面，豐富的設(shè)計(jì)庫(kù)，模塊化的工具以及LPM定制等優(yōu)良性能，應(yīng)用非常方便。 EDA技術(shù)，技術(shù)以大規(guī)?？删幊踢壿嬈骷樵O(shè)計(jì)載體，以硬件描述語(yǔ)言為系統(tǒng)邏輯描述主要表達(dá)方式，以計(jì)算機(jī)、大規(guī)?？删幊踢壿嬈骷拈_(kāi)發(fā)軟件及實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)為設(shè)計(jì)工具，通過(guò)有關(guān)的開(kāi)發(fā)軟件，自動(dòng)完成用軟件的方式設(shè)計(jì)的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯，邏輯化簡(jiǎn)，邏輯分割，邏輯映射，編程下載等工作。當(dāng)今電子產(chǎn)品正向功能多元化,體積最小化,功耗最低化的方向發(fā)展。此數(shù)字鐘具有時(shí)，分，秒計(jì)數(shù)顯示功能，以24小時(shí)為計(jì)數(shù)循環(huán)，能實(shí)現(xiàn)清零，調(diào)時(shí)，調(diào)分以及鬧鐘等功能。本實(shí)驗(yàn)則是基于VHDL語(yǔ)言設(shè)計(jì)的數(shù)字鐘，具有時(shí)、分、秒顯示功能。 10 設(shè)計(jì)原理及流程圖 11 12 13五、系統(tǒng)的模塊化設(shè)計(jì) 13 軟件程序模塊化設(shè)計(jì) 13 秒/分/時(shí)輸入模塊的軟件設(shè)計(jì) 13 秒/分/時(shí)計(jì)數(shù)模塊的軟件設(shè)計(jì) 14 模式選擇模塊的軟件設(shè)計(jì) 14 數(shù)碼管 15 鬧鐘模塊的軟件設(shè)計(jì) 16 系統(tǒng)時(shí)鐘的軟件設(shè)計(jì) 18 硬件的測(cè)試 20 20設(shè)計(jì)心得 23致謝 24參考文獻(xiàn) 24摘要隨著人類的不斷進(jìn)步，現(xiàn)代電子設(shè)計(jì)技術(shù)已進(jìn)入一個(gè)全新的階段，傳統(tǒng)的電子設(shè)計(jì)方法、工具和器件在更大的程度上被EDA所取代。它的基本功能是計(jì)時(shí)，計(jì)時(shí)周期為24小時(shí)，顯示滿刻度23時(shí)59分59秒；數(shù)字鐘學(xué)習(xí)的目的是掌握各類計(jì)數(shù)器及它們相連的設(shè)計(jì)方法，熟悉多個(gè)數(shù)碼管顯示的原理與方法以及模塊化設(shè)計(jì)方式；掌握用VHDL語(yǔ)言的設(shè)計(jì)思想以及整個(gè)數(shù)字系統(tǒng)的設(shè)計(jì)。 關(guān)鍵詞：數(shù)字鐘，計(jì)數(shù)器，數(shù)碼管，模塊化設(shè)計(jì), VHDL 引言 本設(shè)計(jì)采用的VHDL是一種全方位的硬件描述語(yǔ)言具有極強(qiáng)的描述能力能支持系統(tǒng)行為級(jí)、寄存器傳輸級(jí)和邏輯門(mén)級(jí)三個(gè)不同層次的設(shè)計(jì)。 美國(guó)ALTERA公司的可編程邏輯器件采用全新的結(jié)構(gòu)和先進(jìn)的技術(shù)，加上MaxplusII(或最新的QUARTUS)開(kāi)發(fā)環(huán)境，更具有高性能，開(kāi)發(fā)周期短等特點(diǎn)，十分方便進(jìn)行電子產(chǎn)品的開(kāi)發(fā)和設(shè)計(jì)。數(shù)字鐘可以由各種技術(shù)實(shí)現(xiàn)，它具有易學(xué)、方便、新穎、有趣、直觀設(shè)計(jì)與實(shí)驗(yàn)項(xiàng)目成功率高，理論與實(shí)踐結(jié)合緊密，體積小，容量大，I/O口豐富，易編程和加密等特點(diǎn)。具有校時(shí)以及報(bào)時(shí)功能，可以對(duì)時(shí)、分及秒進(jìn)行單獨(dú)校對(duì)，使其校正到標(biāo)準(zhǔn)時(shí)間。 4）定時(shí)鬧鐘，實(shí)現(xiàn)整點(diǎn)報(bào)時(shí)，又揚(yáng)聲器發(fā)出報(bào)時(shí)聲音，發(fā)出滴答的聲音。我們可以通過(guò)實(shí)驗(yàn)板上的鍵7和鍵4進(jìn)行任意的調(diào)整，因?yàn)槲覀冇玫臅r(shí)鐘信號(hào)均是1HZ的，所以每LED燈變化一次就來(lái)一個(gè)脈沖，即計(jì)數(shù)一次。產(chǎn)生“”的報(bào)警聲音。 用頂層設(shè)計(jì)采用原理圖輸入設(shè)計(jì)、底層設(shè)計(jì)采用VHDL設(shè)計(jì)的原理圖與VHDL混合設(shè)計(jì)方法設(shè)計(jì)帶整點(diǎn)報(bào)時(shí)功能的數(shù)字鐘，所以此設(shè)計(jì)可分為頂層與底層設(shè)計(jì)，共分為六個(gè)模塊。 分模塊主體為60進(jìn)制的計(jì)數(shù)器，daout為向動(dòng)態(tài)掃描控制模塊提供分的個(gè)位和十位數(shù)據(jù)的信號(hào)。為向動(dòng)態(tài)掃描控制模塊提供時(shí)的個(gè)位和十位數(shù)據(jù)的信號(hào)。自頂向下的設(shè)計(jì)方法將一個(gè)復(fù)雜的系統(tǒng)逐步分解成若干功能模塊，從而進(jìn)行設(shè)計(jì)描述，并且應(yīng)用EDA軟件平臺(tái)自動(dòng)完成各功能模塊的邏輯綜合與優(yōu)化。自IEEE公布了VHDL的標(biāo)準(zhǔn)版本，IEEE1076（簡(jiǎn)稱87版)之后，各EDA公司相繼推出了自己的VHDL設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和VHDL接口。有專家認(rèn)為，在新的世紀(jì)中，VHDL于Verilog語(yǔ)言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。 （4）可以進(jìn)行從系統(tǒng)級(jí)到邏輯級(jí)的描述，即混合描述。設(shè)計(jì)規(guī)劃主要包括設(shè)計(jì)方式的選擇及是否進(jìn)行模塊劃分。 5）仿真 ，這個(gè)與VHDL程序仿真不同，這個(gè)不僅是對(duì)邏輯方面的驗(yàn)證，還要進(jìn)行時(shí)序功能驗(yàn)證。因此，一般采用石英晶體振蕩器經(jīng)過(guò)分頻得到這一信號(hào)。它將編碼時(shí)賦予代碼的含義“翻譯”過(guò)來(lái)。74LS47是輸出低電平有效的七段字形譯碼器，它在這里與數(shù)碼管配合使用，下表列出