【正文】 止。end architecture。 c=co。 end if。039。 then 時鐘高電平有效 if(countms25000) then clkms=39。 process(clk) variable countms:integer range 0 to 50000。 else counts:=0。 counts:=counts+1。event and clk=39。139。 and clk39。（5）分頻器：根據(jù)外部的輸入時鐘，將外部時鐘成兩路信號，一路用于正常的計數(shù)，一路用于七段顯示數(shù)碼管的動態(tài)掃描輸出。 end process。 when1001=du=10010000。 when0101=du=10010010。 when0001=du=11111001。 when1001=du=00010000。 when0101=du=00010010。 when0001=du=01111001。 end case。 when 101=data=f5。 when 011=data=f3。數(shù)碼管顯示 when 001=data=f1。 else clkout=add。end entity。秒的個位一直計數(shù)，計數(shù)值不到9時，一直加，直到出現(xiàn)個位出現(xiàn)9，十位加一。039。139。and rclk39。co=39。 掃描時鐘要低于系統(tǒng)時鐘 if cl_r=39。 end entity 。 end if。 否則開始計數(shù) end if。 then 信號為1時有效 if(count=100) then 當(dāng)掃描為次數(shù)為100次時 q=39。039。計數(shù)器的輸出分別經(jīng)譯碼器送顯示器顯示。六進制計數(shù)器為六選一選擇器的選擇判斷提供輸入信號，六選一選擇器的選擇輸入端段分別接秒各位、分個位、分十位和小時位計數(shù)器的輸出，用來完成動態(tài)掃描顯示。秒和分鐘的計數(shù)器的各位為十進制計數(shù)器。時間計數(shù)模塊是通過計數(shù)產(chǎn)生秒、分和小時信號，顯示模塊對時間計數(shù)模塊產(chǎn)生的秒、分和小時的信號，通過時鐘掃描逐個在數(shù)碼管上顯示。系統(tǒng)總體框圖如圖1所示。 設(shè)計的整體框架 。 譯碼是把給定的代碼進行翻譯，本設(shè)計即是將時、分、秒計數(shù)器輸出的四位二進制數(shù)代碼翻譯為相應(yīng)的十進制數(shù)，并通過顯示器顯示，通常顯示器與譯碼器是配套使用的。實現(xiàn)譯。晶體振蕩器電路給數(shù)字鐘提供一個頻率穩(wěn)定準(zhǔn)確的32768Hz的方波信號，可保證數(shù)字鐘的走時準(zhǔn)確及穩(wěn)定。6）器件編程 四、整體設(shè)計流圖 各模塊的原理性功能介紹 可編程器件EP2C5Q208C8N CPLDJTAG接口 晶振和蜂鳴器 晶體振蕩電路是構(gòu)成數(shù)字式時鐘的核心，它保證了時鐘走時準(zhǔn)確及穩(wěn)定。設(shè)計方式一般包括直接設(shè)計，自頂向下和自底向下設(shè)計，這個和其他軟件語言差不多。（5）VHDL區(qū)別于其他的HDL，已形成標(biāo)準(zhǔn)，其代碼在不同的系統(tǒng)中可交換建模。 VHDL的特點 （1）用VHDL代碼而不是用原理圖進行設(shè)計，意味著整個電路板的模型及性能可用計算機模擬進行驗證。此后VHDL在電子設(shè)計領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語言。利用QuartusⅡ進行具體設(shè)計編程、處理、檢查以及器件編程三、設(shè)計環(huán)境 硬件設(shè)計環(huán)境本設(shè)計使用VHDL硬件開發(fā)板，可編程邏輯器件EP2C5Q208C8N 系列。 動態(tài)掃描模塊中為動態(tài)掃描控制模塊的脈沖輸入，由外部脈沖發(fā)生電路提供，頻率約為1kHz，sel0、selsel2接外部38譯碼器74LS138的輸入端A、B、C，ss[6..0]、mm[6..0]、hh[5..0]分別為秒模塊、分模塊、時模塊計數(shù)段碼輸出控制信號。分鐘進位，每60分產(chǎn)生一個高電平的信號，作為時模塊的時鐘輸入，秒計數(shù)到60時的進位輸出信號hh和分鐘調(diào)整輸入信號mm，經(jīng)或關(guān)系后接分的脈沖輸入端clk，clk1為時調(diào)整脈沖，接1Hz脈沖， hh時鐘設(shè)置，低電平是不影響分模塊工作，當(dāng)它為高電平時，mm信號會隨之產(chǎn)生一個和clk頻率相同的信號，達到調(diào)整時的目的。即時模塊、分模塊、秒模塊、動態(tài)掃描控制模塊、段碼譯碼模塊和整點報時模塊。當(dāng)鬧鐘計數(shù)至我們預(yù)先設(shè)定的時間時，鬧鐘的鈴聲響起，以提示人們時間到了。 3）清零功能：reset為復(fù)位鍵，低電平時實現(xiàn)清零功能，高電平時正常計數(shù)?？删幊踢壿嬈骷巴鈬娮釉骷O(shè)計一個數(shù)字電子鐘，利用EDA軟件（QUARTUS Ⅱ）進行編譯及仿真，設(shè)計輸入可采用VHDL硬件描述語言輸入法）和原理圖輸入法，并下載到EDA實驗開發(fā)系統(tǒng)，連接外圍電路，完成實際測試。 一、設(shè)計分析 設(shè)計要求1）具有時、分、秒計數(shù)顯示功能，以24小時循環(huán)計時。并且它還具有開放的界面，豐富的設(shè)計庫，模塊化的工具以及LPM定制等優(yōu)良性能，應(yīng)用非常方便。 EDA技術(shù)，技術(shù)以大規(guī)模可編程邏輯器件為設(shè)計載體，以硬件描述語言為系統(tǒng)邏輯描述主要表達方式，以計算機、大規(guī)?？删幊踢壿嬈骷拈_發(fā)軟件及實驗開發(fā)系統(tǒng)為設(shè)計工具，通過有關(guān)的開發(fā)軟件，自動完成用軟件的方式設(shè)計的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯，邏輯化簡，邏輯分割，邏輯映射，編程下載等工作。當(dāng)今電子產(chǎn)品正向功能多元化,體積最小化,功耗最低化的方向發(fā)展。此數(shù)字鐘具有時，分，秒計數(shù)顯示功能，以24小時為計數(shù)循環(huán)，能實現(xiàn)清零，調(diào)時，調(diào)分以及鬧鐘等功能。本實驗則是基于VHDL語言設(shè)計的數(shù)字鐘，具有時、分、秒顯示功能。 10 設(shè)計原理及流程圖 11 12 13五、系統(tǒng)的模塊化設(shè)計 13 軟件程序模塊化設(shè)計 13 秒/分/時輸入模塊的軟件設(shè)計 13 秒/分/時計數(shù)模塊的軟件設(shè)計 14 模式選擇模塊的軟件設(shè)計 14 數(shù)碼管 15 鬧鐘模塊的軟件設(shè)計 16 系統(tǒng)時鐘的軟件設(shè)計 18 硬件的測試 20 20設(shè)計心得 23致謝 24參考文獻 24摘要隨著人類的不斷進步，現(xiàn)代電子設(shè)計技術(shù)已進入一個全新的階段，傳統(tǒng)的電子設(shè)計方法、工具和器件在更大的程度上被EDA所取代。它的基本功能是計時，計時周期為24小時，顯示滿刻度23時59分59秒；數(shù)字鐘學(xué)習(xí)的目的是掌握各類計數(shù)器及它們相連的設(shè)計方法，熟悉多個數(shù)碼管顯示的原理與方法以及模塊化設(shè)計方式；掌握用VHDL語言的設(shè)計思想以及整個數(shù)字系統(tǒng)的設(shè)計。 關(guān)鍵詞：數(shù)字鐘，計數(shù)器，數(shù)碼管，模塊化設(shè)計, VHDL 引言 本設(shè)計采用的VHDL是一種全方位的硬件描述語言具有極強的描述能力能支持系統(tǒng)行為級、寄存器傳輸級和邏輯門級三個不同層次的設(shè)計。 美國ALTERA公司的可編程邏輯器件采用全新的結(jié)構(gòu)和先進的技術(shù)，加上MaxplusII(或最新的QUARTUS)開發(fā)環(huán)境，更具有高性能，開發(fā)周期短等特點，十分方便進行電子產(chǎn)品的開發(fā)和設(shè)計。數(shù)字鐘可以由各種技術(shù)實現(xiàn)，它具有易學(xué)、方便、新穎、有趣、直觀設(shè)計與實驗項目成功率高，理論與實踐結(jié)合緊密，體積小，容量大，I/O口豐富，易編程和加密等特點。具有校時以及報時功能，可以對時、分及秒進行單獨校對，使其校正到標(biāo)準(zhǔn)時間。 4）定時鬧鐘，實現(xiàn)整點報時，又揚聲器發(fā)出報時聲音，發(fā)出滴答的聲音。我們可以通過實驗板上的鍵7和鍵4進行任意的調(diào)整，因為我們用的時鐘信號均是1HZ的，所以每LED燈變化一次就來一個脈沖，即計數(shù)一次。產(chǎn)生“”的報警聲音。 用頂層設(shè)計采用原理圖輸入設(shè)計、底層設(shè)計采用VHDL設(shè)計的原理圖與VHDL混合設(shè)計方法設(shè)計帶整點報時功能的數(shù)字鐘，所以此設(shè)計可分為頂層與底層設(shè)計，共分為六個模塊。 分模塊主體為60進制的計數(shù)器，daout為向動態(tài)掃描控制模塊提供分的個位和十位數(shù)據(jù)的信號。為向動態(tài)掃描控制模塊提供時的個位和十位數(shù)據(jù)的信號。自頂向下的設(shè)計方法將一個復(fù)雜的系統(tǒng)逐步分解成若干功能模塊，從而進行設(shè)計描述，并且應(yīng)用EDA軟件平臺自動完成各功能模塊的邏輯綜合與優(yōu)化。自IEEE公布了VHDL的標(biāo)準(zhǔn)版本，IEEE1076（簡稱87版)之后，各EDA公司相繼推出了自己的VHDL設(shè)計環(huán)境，或宣布自己的設(shè)計工具可以和VHDL接口。有專家認(rèn)為，在新的世紀(jì)中，VHDL于Verilog語言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計任務(wù)。 （4）可以進行從系統(tǒng)級到邏輯級的描述，即混合描述。設(shè)計規(guī)劃主要包括設(shè)計方式的選擇及是否進行模塊劃分。 5）仿真 ，這個與VHDL程序仿真不同，這個不僅是對邏輯方面的驗證，還要進行時序功能驗證。因此，一般采用石英晶體振蕩器經(jīng)過分頻得到這一信號。它將編碼時賦予代碼的含義“翻譯”過來。74LS47是輸出低電平有效的七段字形譯碼器，它在這里與數(shù)碼管配合使用，下表列出