基于fpga的數(shù)字電子時鐘設(shè)計與實現(xiàn)-全文預(yù)覽
【正文】 ,_5kHzIN)。b1001) Q=439。always (posedge CP or negedge nCR)beginif(~nCR) Q=439。//計時器正常計時endEndmodule counter10程序 module counter10(Q,nCR,EN,CP)。b0101) Q=439。always (posedge CP or negedge nCR)beginif(~nCR) Q=439。endcaseendendmodule counter6程序 module counter6(Q,nCR,EN,CP)。d9:{HEX[0],HEX[1],HEX[2],HEX[3],HEX[4],HEX[5],HEX[6]}=739。439。b0100000。d5:{HEX[0],HEX[1],HEX[2],HEX[3],HEX[4],HEX[5],HEX[6]}=739。439。b0010010。d1:{HEX[0],HEX[1],HEX[2],HEX[3],HEX[4],HEX[5],HEX[6]}=739。always (D) begincase(D)439。Endmodule from0to9程序 module from0to9(HEX,D)。from0to9 UC7(Q3,Cnt1[3:0])。assign LED1=~CP。amp。(Cnt==839。h59)。counter24 UC4(Cnt24[7:4],Cnt24[3:0],nCR,ENP3,CP)。counter10 UC0(Cnt[3:0],nCR,EN,CP)。wire ENP。wire [6:0] Q6。wire [6:0] Q2。wire [7:0] Cnt。output [6:0] Q6。output [6:0] Q2。output [7:0] Cnt。CntL=CntL+139。b1。(CntL3)) begin CntH=CntH。(CntL=3))) {CntH,CntL}=839。h00。input CP,nCR,EN。 //個位分調(diào)用譯碼from0to9 U4(HEX3,Minute[7:4])。h5959)。h5957)。h5955)。h5953)。h5951)。//調(diào)用分頻模塊，輸入5KHz的頻率，經(jīng) 兩次分頻后變?yōu)?Hz top_clock U1(Hour,Minute,Second,_1Hz,nCR,AdjMinkey,AdjHrkey)。input AdjMinkey,AdjHrkey。wire LED6。wire LED10。wire [7:0] HEX0,HEX1,HEX2,HEX3,HEX4,HEX5。output LED6。output LED10。用這樣的方法輸入不同的高低信號控制數(shù)碼管的顯示。當(dāng)個位等于9時向十位進位；當(dāng)個位等于9十位等于5，計時器清零，否則繼續(xù)計時。圖17 10進制流程圖 6進制當(dāng)CP↑，EN和nCR為高電平時計數(shù)，計數(shù)范圍為[0,5]，使能信號EN等于0時，計時器保持。流程圖見下圖。4. 具有分、時校正功能，校正輸入脈沖頻率為1Hz5. 復(fù)位功能，時、分、秒計時清零。電子時鐘擴展功能為倒計時流水燈。課程設(shè)計所采用的開發(fā)平臺：Quartus II是可編程片上系統(tǒng)的綜合性設(shè)計環(huán)境，它支持CPLD和FPGA器件的開發(fā)。隨著電子技術(shù)的發(fā)展，數(shù)字電路朝著速度快、容量大、體積小、重量輕的方向發(fā)展。本設(shè)計為一個多功能的數(shù)字鐘，具有時、分、秒計數(shù)顯示功能，以24小時的循環(huán)計數(shù)：具有校對功能。（3）邏輯綜合：將源文件調(diào)入邏輯綜合軟件進行綜合，即把語言綜合成最簡的布爾表達式和信號的連接關(guān)系。本文所指的EDA技術(shù)，主要針對電子電路設(shè)計、PCB設(shè)計和IC設(shè)計?，F(xiàn)在對EDA的概念或范疇用得很寬。本論文就是應(yīng)用VHDL語言來實現(xiàn)秒表的電路設(shè)計。擴展功能設(shè)計為倒計時功能，從59分55秒至59分59秒，每秒亮一盞燈報時。圖1 FPGA DE270開發(fā)板圖二．系統(tǒng)方案 設(shè)計思想利用數(shù)字電子技術(shù)、EDA設(shè)計方法、FPGA等技術(shù)，設(shè)計、仿真并實現(xiàn)一個基于FPGA的數(shù)字電子時鐘基本功能， 其基本組成框圖如圖1所示，振蕩器采用ALTERA的DE270實驗板的50MHz輸出，分頻器將50MHz的方波進行分頻進而得到1Hz的標(biāo)準(zhǔn)秒脈沖，時、分、秒計時模塊分別由二十四進制時計數(shù)器、六十進制分計數(shù)器和六十進制秒計數(shù)器完成，校時模塊完成時和分的校正。硬件描述語言是EDA技術(shù)的重要組成部分，VHDL是作為電子設(shè)計主流硬件的描述語言。利用EDA工具，電子設(shè)計師可以從概念、算法、協(xié)議等開始設(shè)計電子系統(tǒng)，大量工作可以通過計算機完成，并可以將電子產(chǎn)品從電路設(shè)計、性能分析到設(shè)計出IC版圖或PCB版圖的整個過程在計算機上自動處理完成。例如在飛機制造過程中，從設(shè)計、性能測試及特性分析直到飛行模擬，都可能涉及到EDA技術(shù)。（2）功能仿真：將文件調(diào)入HDL仿真軟件進行功能仿真，檢查邏輯功能是否正確（也叫前仿真，對簡單的設(shè)計可以跳過這一步，只在布線完成以后，進行時序仿真）。（5）編程下載：確認(rèn)仿真無誤后，將文件下載到芯片中。經(jīng)編譯和仿真所設(shè)計的程序，在可編程邏輯器件上下載驗證，本系統(tǒng)能夠完成時、分、秒的分
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