基于fpga的數(shù)字電子時(shí)鐘設(shè)計(jì)與實(shí)現(xiàn)-全文預(yù)覽
【正文】 ,_5kHzIN)。b1001) Q=439。always (posedge CP or negedge nCR)beginif(~nCR) Q=439。//計(jì)時(shí)器正常計(jì)時(shí)endEndmodule counter10程序 module counter10(Q,nCR,EN,CP)。b0101) Q=439。always (posedge CP or negedge nCR)beginif(~nCR) Q=439。endcaseendendmodule counter6程序 module counter6(Q,nCR,EN,CP)。d9:{HEX[0],HEX[1],HEX[2],HEX[3],HEX[4],HEX[5],HEX[6]}=739。439。b0100000。d5:{HEX[0],HEX[1],HEX[2],HEX[3],HEX[4],HEX[5],HEX[6]}=739。439。b0010010。d1:{HEX[0],HEX[1],HEX[2],HEX[3],HEX[4],HEX[5],HEX[6]}=739。always (D) begincase(D)439。Endmodule from0to9程序 module from0to9(HEX,D)。from0to9 UC7(Q3,Cnt1[3:0])。assign LED1=~CP。amp。(Cnt==839。h59)。counter24 UC4(Cnt24[7:4],Cnt24[3:0],nCR,ENP3,CP)。counter10 UC0(Cnt[3:0],nCR,EN,CP)。wire ENP。wire [6:0] Q6。wire [6:0] Q2。wire [7:0] Cnt。output [6:0] Q6。output [6:0] Q2。output [7:0] Cnt。CntL=CntL+139。b1。(CntL3)) begin CntH=CntH。(CntL=3))) {CntH,CntL}=839。h00。input CP,nCR,EN。 //個(gè)位分調(diào)用譯碼from0to9 U4(HEX3,Minute[7:4])。h5959)。h5957)。h5955)。h5953)。h5951)。//調(diào)用分頻模塊，輸入5KHz的頻率，經(jīng) 兩次分頻后變?yōu)?Hz top_clock U1(Hour,Minute,Second,_1Hz,nCR,AdjMinkey,AdjHrkey)。input AdjMinkey,AdjHrkey。wire LED6。wire LED10。wire [7:0] HEX0,HEX1,HEX2,HEX3,HEX4,HEX5。output LED6。output LED10。用這樣的方法輸入不同的高低信號(hào)控制數(shù)碼管的顯示。當(dāng)個(gè)位等于9時(shí)向十位進(jìn)位；當(dāng)個(gè)位等于9十位等于5，計(jì)時(shí)器清零，否則繼續(xù)計(jì)時(shí)。圖17 10進(jìn)制流程圖 6進(jìn)制當(dāng)CP↑，EN和nCR為高電平時(shí)計(jì)數(shù)，計(jì)數(shù)范圍為[0,5]，使能信號(hào)EN等于0時(shí)，計(jì)時(shí)器保持。流程圖見(jiàn)下圖。4. 具有分、時(shí)校正功能，校正輸入脈沖頻率為1Hz5. 復(fù)位功能，時(shí)、分、秒計(jì)時(shí)清零。電子時(shí)鐘擴(kuò)展功能為倒計(jì)時(shí)流水燈。課程設(shè)計(jì)所采用的開(kāi)發(fā)平臺(tái)：Quartus II是可編程片上系統(tǒng)的綜合性設(shè)計(jì)環(huán)境，它支持CPLD和FPGA器件的開(kāi)發(fā)。隨著電子技術(shù)的發(fā)展，數(shù)字電路朝著速度快、容量大、體積小、重量輕的方向發(fā)展。本設(shè)計(jì)為一個(gè)多功能的數(shù)字鐘，具有時(shí)、分、秒計(jì)數(shù)顯示功能，以24小時(shí)的循環(huán)計(jì)數(shù)：具有校對(duì)功能。（3）邏輯綜合：將源文件調(diào)入邏輯綜合軟件進(jìn)行綜合，即把語(yǔ)言綜合成最簡(jiǎn)的布爾表達(dá)式和信號(hào)的連接關(guān)系。本文所指的EDA技術(shù)，主要針對(duì)電子電路設(shè)計(jì)、PCB設(shè)計(jì)和IC設(shè)計(jì)?，F(xiàn)在對(duì)EDA的概念或范疇用得很寬。本論文就是應(yīng)用VHDL語(yǔ)言來(lái)實(shí)現(xiàn)秒表的電路設(shè)計(jì)。擴(kuò)展功能設(shè)計(jì)為倒計(jì)時(shí)功能，從59分55秒至59分59秒，每秒亮一盞燈報(bào)時(shí)。圖1 FPGA DE270開(kāi)發(fā)板圖二．系統(tǒng)方案 設(shè)計(jì)思想利用數(shù)字電子技術(shù)、EDA設(shè)計(jì)方法、FPGA等技術(shù)，設(shè)計(jì)、仿真并實(shí)現(xiàn)一個(gè)基于FPGA的數(shù)字電子時(shí)鐘基本功能， 其基本組成框圖如圖1所示，振蕩器采用ALTERA的DE270實(shí)驗(yàn)板的50MHz輸出，分頻器將50MHz的方波進(jìn)行分頻進(jìn)而得到1Hz的標(biāo)準(zhǔn)秒脈沖，時(shí)、分、秒計(jì)時(shí)模塊分別由二十四進(jìn)制時(shí)計(jì)數(shù)器、六十進(jìn)制分計(jì)數(shù)器和六十進(jìn)制秒計(jì)數(shù)器完成，校時(shí)模塊完成時(shí)和分的校正。硬件描述語(yǔ)言是EDA技術(shù)的重要組成部分，VHDL是作為電子設(shè)計(jì)主流硬件的描述語(yǔ)言。利用EDA工具，電子設(shè)計(jì)師可以從概念、算法、協(xié)議等開(kāi)始設(shè)計(jì)電子系統(tǒng)，大量工作可以通過(guò)計(jì)算機(jī)完成，并可以將電子產(chǎn)品從電路設(shè)計(jì)、性能分析到設(shè)計(jì)出IC版圖或PCB版圖的整個(gè)過(guò)程在計(jì)算機(jī)上自動(dòng)處理完成。例如在飛機(jī)制造過(guò)程中，從設(shè)計(jì)、性能測(cè)試及特性分析直到飛行模擬，都可能涉及到EDA技術(shù)。（2）功能仿真：將文件調(diào)入HDL仿真軟件進(jìn)行功能仿真，檢查邏輯功能是否正確（也叫前仿真，對(duì)簡(jiǎn)單的設(shè)計(jì)可以跳過(guò)這一步，只在布線完成以后，進(jìn)行時(shí)序仿真）。（5）編程下載：確認(rèn)仿真無(wú)誤后，將文件下載到芯片中。經(jīng)編譯和仿真所設(shè)計(jì)的程序，在可編程邏輯器件上下載驗(yàn)證，本系統(tǒng)能夠完成時(shí)、分、秒的分
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