基于fpga的數(shù)字時(shí)鐘的設(shè)計(jì)論文-全文預(yù)覽
【正文】 信號(hào)為高電平，分模塊使能端就為高電平，分模塊工作。end or_1。（11）兩輸入或模塊(or2a)1）程序：library ieee。architecture an of anda isbeginy=a1 and b1。use 。end behav。end if。 then if q15 then q1=q1+1。architecture behav of t6 issignal q1:std_logic_vector(2 downto 0)。use 。end sss。039。139。q500:out std_logic)。（8）報(bào)時(shí)模塊（alart）1) 程序：library ieee。 end decoder。use 。architecture ee of ggg is begin with m selectb=100000 when 000, 010000 when 001, 001000 when 010, 000100 when 011, 000010 when 100, 000001 when 101, 000000 when others。use 。end dd。 a:in std_logic_vector(2 downto 0)。（5）數(shù)碼顯示驅(qū)動(dòng)模塊1）程序：library ieee。qe=cout2。end if。cout1=0000。139。beginprocess(clk3,en3)beginif en3=39。 qe:out std_logic_vector(3 downto 0)。（4）時(shí)模塊（hour）1）程序：library ieee。qc=cout2。end if。cc=39。cc=39。cc=39。cc=39。event and clk2=39。signal cc:std_logic。 co2:out std_logic。use 。qb=cout1。 end if。mm=39。mm=39。mm=39。mm=39。event and clk1=39。139。end second。entity second is port (clk1,en1:in std_logic。2）仿真波形：3） 仿真結(jié)果分析：產(chǎn)生用于計(jì)時(shí)，掃描輸入，掃描顯示，以及蜂鳴器所需的各個(gè)頻率的信號(hào)。end if。if x39。 q1=39。 then if t2999 then t2:=t2+1。variable y:std_logic。 end if。 then if t24999 then t:=t+1。begin process(clk6) variable t:integer range 0 to 24999。entity fenpin is port(clk6:in std_logic。只要保證每一位顯示的時(shí)間間隔不要太大，利用人眼的視覺暫留的現(xiàn)象，就可以造成各位數(shù)據(jù)同時(shí)顯示的假象。秒脈沖可以通過分頻電路得到。振蕩器產(chǎn)生穩(wěn)定的高頻脈沖信號(hào)，作為數(shù)字鐘的時(shí)間基準(zhǔn)，然后經(jīng)過分頻器輸出標(biāo)準(zhǔn)秒脈沖。并將信號(hào)送入計(jì)數(shù)器進(jìn)行計(jì)算，并把累加的結(jié)果以“時(shí)”、“分”、“秒”的數(shù)字顯示出來。本人工作：負(fù)責(zé)軟件的編程與波形的仿真分析。8) 掌握將所設(shè)計(jì)軟件下載到FPGA芯片的下載步驟等等。1）根據(jù)課題要求，復(fù)習(xí)鞏固數(shù)字電路有關(guān)專業(yè)基礎(chǔ)知識(shí)；2）掌握數(shù)字電路的設(shè)計(jì)方法，特別是熟悉模塊化的設(shè)計(jì)思想；3) 掌握QUARTUS2軟件的使用方法。 課題要求本課程是電子與信息類專業(yè)的專業(yè)的專業(yè)基礎(chǔ)必修課——“數(shù)字電路”的配套實(shí)驗(yàn)課程。本次課程設(shè)計(jì)的目的在于培養(yǎng)學(xué)生對(duì)基本電路的應(yīng)用和掌握，使學(xué)生在實(shí)驗(yàn)原理的指導(dǎo)下，初步具備基本電路的分析和設(shè)計(jì)能力，并掌握其應(yīng)用方法；自行擬定實(shí)驗(yàn)步驟，檢查和排除故障 、分析和處理實(shí)驗(yàn)結(jié)果及撰寫實(shí)驗(yàn)報(bào)告的能力。這就迫切要求理工科大學(xué)生熟悉和掌握常用中、大規(guī)模集成電路功能及其在實(shí)際中的應(yīng)用方法，除通過實(shí)驗(yàn)教學(xué)培養(yǎng)數(shù)字電路的基本實(shí)驗(yàn)方法、分析問題和故障檢查方法以及雙蹤示波器等常用儀器使用方法等基本電路的基本實(shí)驗(yàn)技能外，還必須培養(yǎng)大學(xué)生工程設(shè)計(jì)和組織實(shí)驗(yàn)?zāi)芰?。本次設(shè)計(jì)我查閱了大量的文獻(xiàn)資料，學(xué)到了很多關(guān)于數(shù)字電路方面的知識(shí)，并且更加鞏固和掌握了課堂上所學(xué)的課本知識(shí)，使自己對(duì)數(shù)字電子技術(shù)有了更進(jìn)一步的認(rèn)識(shí)和了解。學(xué)生通過設(shè)計(jì)、仿真、調(diào)試、撰寫設(shè)計(jì)報(bào)告等過程，培養(yǎng)學(xué)生的動(dòng)手能力和嚴(yán)謹(jǐn)?shù)墓ぷ髯黠L(fēng)。7) 能根據(jù)設(shè)計(jì)要求對(duì)設(shè)計(jì)電路進(jìn)行仿真和測(cè)試。附加功能：1）能利用硬件部分按鍵實(shí)現(xiàn)“校時(shí)”“校分”“清零”功能； 2）能利用蜂鳴器做整點(diǎn)報(bào)時(shí)：當(dāng)計(jì)時(shí)到達(dá)59’59’’時(shí)開始報(bào)時(shí)，鳴叫時(shí)間1秒鐘； 3）定時(shí)鬧鈴：本設(shè)計(jì)中設(shè)置的是在七點(diǎn)時(shí)進(jìn)行鬧鐘功能，鳴叫過程中，能夠進(jìn)行中斷鬧鈴工作。這些都是數(shù)字電路中應(yīng)用最廣泛的基本電路，本設(shè)計(jì)分模塊設(shè)計(jì)實(shí)現(xiàn)各部分功能，采用軟件編程控制FPGA芯片內(nèi)部產(chǎn)生振動(dòng)周期為1s的脈沖。數(shù)字電子鐘由振蕩器、分頻器 計(jì)數(shù)器、譯碼顯示、報(bào)時(shí)等電路組成。計(jì)數(shù)器的輸出分別經(jīng)譯碼器送數(shù)碼管顯示，計(jì)時(shí)出現(xiàn)誤差時(shí)，可以用校時(shí)電路“校時(shí)”“校分”“清零”。所謂動(dòng)態(tài)掃描顯示方式是在顯示某一位LED 顯示塊的數(shù)據(jù)的時(shí)候，讓其它位不顯示，然后再顯示下一位的數(shù)據(jù)。use 。architecture ccc_arc of fenpin issignal x:std_logic。139。 end if。process(x)variable t2:integer range 0 to 999。139。 else t2:=0。 end if。 t
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