基于fpga的開關(guān)磁阻電機(jī)調(diào)速系統(tǒng)設(shè)計(jì)-全文預(yù)覽
【正文】 時鐘頻率；由于測速范圍為256~2047r/min，當(dāng)n=2048r/min時，計(jì)數(shù)值N=256，系統(tǒng)能正常運(yùn)行。其中的、及 的 移位操作是通過乘法器的流水線時鐘選擇實(shí)現(xiàn)的。 增量式PID控制算法可以通過式（59）推導(dǎo)出。PWM波產(chǎn)生電路如圖：圖12 PWM波產(chǎn)生電路、PID控制原理常規(guī)模擬PID控制系統(tǒng)原理框圖如圖13所示 圖13 PID控制原理圖PID控制器是一種線性器，它根據(jù)給定值r(t)與實(shí)際輸出構(gòu)成控制偏差： (51)將此偏差的比例（P）、積分（I）和微分（D）通過線性組合構(gòu)成控制量，對被控對象進(jìn)行控制。其中，三角波作為載波，比較值寄存器的值作為調(diào)制，可以根據(jù)需要改變PWM脈沖的寬度。根據(jù)PWM模塊電路工作原理，時鐘的輸入做為三角波發(fā)生器的時鐘，計(jì)數(shù)器計(jì)數(shù)得到三角波，再通過比較器比較得到PWM波，c1主要是保證計(jì)數(shù)器正常計(jì)數(shù)的需要。本系統(tǒng)的定制原理圖如圖9所示：圖9 開關(guān)磁阻電機(jī)NIOS系統(tǒng)2．鎖相環(huán)倍頻、分頻電路鎖相環(huán)電路系統(tǒng)構(gòu)成主要是由Altera公司的FPGA內(nèi)部所包含的免費(fèi)的IP核，通過ALT_PLL鎖相環(huán)IP核可以很容易地實(shí)現(xiàn)分頻和倍頻的功能，只需要通過設(shè)置Pll內(nèi)的相關(guān)參數(shù)即可。圖7 PWM光電隔離電路（二）系統(tǒng)軟件設(shè)計(jì)、NIOS處理器結(jié)構(gòu)基于SOPC的嵌入式系統(tǒng)結(jié)構(gòu)如圖8所示，主要包括嵌入式微處理器(CPU核)、定時器(Timer)、嵌入式鎖相環(huán)(PLL)、嵌入式數(shù)字信號處理器(DSP)及其他IP模塊等部分。也是實(shí)現(xiàn)弱電對強(qiáng)電的控制的重要部件，所以采用光電隔離輸出PWM波可以避免外界信號干擾FPGA ，避免了電磁對FPGA程序的干擾，導(dǎo)致的程序跑飛現(xiàn)象，提高了系統(tǒng)的可靠性。如圖6所示：圖6 IGBT驅(qū)動電路、光電隔離原理圖光耦合器一般由三部分組成：光的發(fā)射、光的接收及信號放大。此模塊在本設(shè)計(jì)中有著至關(guān)重要的作用，通過PWM脈沖功率橋的驅(qū)動模塊來控制IGBT的導(dǎo)通與關(guān)斷從而能達(dá)到讓電機(jī)運(yùn)轉(zhuǎn)目的。標(biāo)準(zhǔn)的JTAG接口是4線：TMS、TCK、TDI、TDO,分別是模式選擇、時鐘、數(shù)據(jù)輸入、數(shù)據(jù)輸出線。如圖2所示，F(xiàn)PGA開發(fā)板頂層的接口電路的分配關(guān)系?；贔PGA的開關(guān)磁阻電機(jī)調(diào)速系統(tǒng)的設(shè)計(jì)開關(guān)磁阻電機(jī)調(diào)速系統(tǒng)主要有開關(guān)磁阻電機(jī)、功率變換器、液晶顯示、按鍵操作、位置檢測和FPGA控制器等六大部分組成, 如圖1所示。圖 1開關(guān)磁阻電機(jī)調(diào)速系統(tǒng)（一） 硬件設(shè)計(jì)原理圖、FPGA開發(fā)板原理圖FPGA開發(fā)板頂層原理圖主要由JTAG接口、主板數(shù)碼管、發(fā)光二極管、鍵盤電路VGA電路、RS232電路接口、電源電路模塊、時鐘及時鐘分頻電路組成。圖 3 FPGA電源電路、JTAG電路JTAG是一種國際標(biāo)準(zhǔn)測試協(xié)議，主要用于芯片的內(nèi)部測試，現(xiàn)在許多的高級器件都支持該協(xié)議，如單片機(jī)，D
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