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畢業(yè)論文-基于fpga的數(shù)字跑表功能的數(shù)字鐘設計-全文預覽

2025-02-06 18:40 上一頁面

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【正文】 ff its feet and later took other Asian countries by storm. Two years ago, it was reported that HBO, a premium cable service headquartered in the United States, was going to air it in North America after some modification. Now, a condensed version that provides English subtitles but no dubbing has finally been made available on Netflix for online streaming. This version, highly anticipated as a milestone in China39。s performers of the troupe still tour the region39。80s. We sat on the back of pickup trucks for hours. The sky was blue, and we couldn39。 南京大學 畢業(yè)論文 (設計 ) 19 參考文獻 [1] 王金明 . 數(shù)字系統(tǒng)設計與 Verilog HDL(第 4版 ). 北京 : 電子工業(yè)出版社 , 2022. 231243. [2] 潘松 ,黃繼業(yè) . EDA 技術(shù)實用教程 (第 3 版 ). 北京 : 科學 出版社 ,2022. 1115. [3] 潘松 ,黃繼業(yè) ,陳龍 . EDA技術(shù)與 Verilog HDL. 北京 : 清華大學出版社,2022. 2735. [4] 賀敬凱 . Verilog HDL 數(shù)字設計實訓教程 . 陜西 : 西安電子科技大學出版社, 2022. [5] 趙永紅,蘭云 . 層次化設計方法在簡易數(shù)字鐘設計中的應用 . 現(xiàn)代電子技術(shù) , 2022. 2456. [6] 王金明 ,楊吉斌 . 數(shù)字系統(tǒng)設計與 Verilog HDL. 北京 : 電子工業(yè)出版社, 2022. [7] 趙雅興 . FPGA 原理及應用 . 天津 大學出版社, 1999. 89134. [8] 喬廬峰 . Verilog HDL 數(shù)字系統(tǒng)設計與驗證 . 北京 : 電子工業(yè)出版社,2022. [9] 康華光等 . 電子技術(shù)基礎(數(shù)字部分) (第 5 版 ). 高等教育出版社,2022. 3234. [10] 夏宇聞 . Verilog 數(shù)字系統(tǒng)設計教程 (第 2 版 ). 北京航空航天大學出版社, 2022. 1215. [11] 黃智偉,王彥等 . FPGA 系統(tǒng)設計與實踐 . 北京 : 電子工業(yè) 出版社,2022. [12] 羅朝霞等 . CPLD/FPGA 設計及應用 . 北京 : 人民郵電出版社 , 2022. [13] 王紫婷,張彩珍 . EDA 技術(shù)與 應用 . 蘭州大學 出版社 , 2022. [14] 崔葛 . 基于 FPGA 的數(shù)字電路系統(tǒng)設計 . 陜西 : 西安電子科技大學出版社 , 2022. [15] 王道憲 . CPLD/FPGA 可編程邏輯器件應用與開發(fā) . 北京 : 國防工業(yè) 出南京大學 畢業(yè)論文 (設計 ) 20 版社, 2022. 246247. [16] 呂思忠 . 數(shù)字電路實驗與課程設計 . 哈爾濱工業(yè)大學 出版 社 , 2022. [17] 褚振勇,齊亮 . FPGA 設計及應用 . 西安電子科技 大學出版社, 2022. [18] 李可 . 數(shù)字電路 及應用 . 北京 : 電子工業(yè) 出版社, 1996. 1224. [19] 呂思忠 . 數(shù)字電路實驗與課程設計 . 哈爾濱工業(yè)大學 出版社 , 2022. [20] 劉艷萍,高振斌等 . EDA 實用技術(shù)及應用 . 北京 : 國防工業(yè) 出版社,2022. [21] 蔣立平,譚雪琴等 . 數(shù)字邏輯電路與系統(tǒng)設計 . 北京 : 電子工業(yè) 出版社 , 2022. [22] 南京理工大學畢業(yè)設計 . 期刊論文 , 2022. [23] 康華光 . 電子技術(shù)基礎(模擬部分) . 北京 : 高等教育 出版社 , 1999. 5773. [24] 侯伯亨 . 硬件描述語言與數(shù)字邏輯電路設計 . 陜西 : 西安電子科技大學 出版社 , 2022. 442445. 南京大學 畢業(yè)論文 (設計 ) 21 附錄 A FPGA 器件 EP3C25_V5 電路板 EP3C25_V5 電路 板結(jié)構(gòu)圖 如圖 A1 所示,本設計所用到的資源: 圖 A1 EP3C25_V5 電路板結(jié)構(gòu)圖 ( 1) JTAG 接口; ( 2) 系統(tǒng)復位 RESET 按鍵; ( 3) 時鐘芯片 50MHz 晶振; ( 4) 4 個按鍵( KEY0KEY3); ( 5) 4 個 LED 燈( LED0LED3); ( 6) 6 個 7 段數(shù)碼管; ( 7) beep 蜂鳴器。正是在兩位老師的指導幫助下,我才能成功完成畢業(yè)設計,取得現(xiàn)在的成果。 每次去實驗室都需要借實驗板,在這里要感謝為我提供實驗設備的老師。雖然完成了基本設計目標,但設計中還是存在許多不足的地方,如程序編譯后有太多的警告,這說明設計中存在許多問題需要解決,還有像校準時間的速度比較慢等問題。 特別是在聯(lián)機下載時,由于 FPGA 設計中按鍵存在抖動,所以即便前 面的任何設計都 準確無誤,仍然得不到預期的 理想的 實驗結(jié)果,王 老師建議在電路中加入 一個去 按鍵 抖動模塊用于消除按鍵抖動,在聽取王老師的建議 和相關(guān)原理的講解后,果然問題迎刃而解。 南京大學 畢業(yè)論文 (設計 ) 17 結(jié)束語 在這次畢業(yè) 設計 過程中,我學會 了 應用自頂向 下 的 結(jié)構(gòu)化設計 理念 , 掌握了多功能數(shù)字鐘 設計的基本流程,并 且提高 了 EDA 程序設計 的 能力。 圖 524 整點報時與音樂演奏仿真波形圖 由仿真波形圖分析可知:當為 59 分 58 秒、 59 秒時,發(fā)出兩秒報時音。 圖 522 鬧鐘音樂產(chǎn)生 仿真波形圖 由仿真波形圖分析可知:所得的分頻系數(shù)剛好為簡譜的 前三拍音符, 驗證了本模塊的邏輯功能正確。 圖 521 鬧鐘音樂產(chǎn)生模塊圖 每個 音符的持 續(xù)時間 是不同的,這取決于 樂曲的 演奏速度和 每個音符的節(jié)拍數(shù), toable 模塊為 pulse 模塊提供 了決定 音符 頻率 的分頻預置數(shù),此 預置 數(shù) 所持續(xù) 的時間 是這個 音符的節(jié)拍值。 圖 519 豬八戒背媳婦簡譜圖 由于該簡譜音調(diào)太高,本設計中對其降了八度。 seg_data 顯示為十六進制的 C0, F9, A4, B0, 99, 92,82, F8, 80, 90,對應譯碼顯示為 0, 1, 2, 3, 4, 5, 6, 7, 8, 9。 圖 516 七段數(shù)碼管內(nèi)部連接圖 譯碼顯示模塊的邏輯框圖如圖 517 所示。 電路 的 接口 是將數(shù)碼管 的 8 個筆劃段 ah 同名 的 端 口 連 接到一起,而每 個 數(shù)碼管 的公共極 是獨立 受 I/O 線控制 的 。當 mode 為 3 時,系統(tǒng)處于秒表模式下, data(當前顯示的數(shù)據(jù))為 PMIN: PSEC: PMSEC,即為 020880。 圖 515 數(shù)據(jù)選擇仿真波形圖 由仿真波形圖分析可知:當 mode 為 0 時,系統(tǒng)處于時鐘計數(shù)模式下, data(當前顯 示的數(shù)據(jù))為 hour: min: sec,即為 041001。在百分秒計數(shù)過程中,按下 key[3]鍵時 ,跑表暫停計數(shù),按下 key[1]鍵時,跑表清零。 圖 513 數(shù)字跑表仿真波形圖 由仿真波形圖分析可知: key[1]為跑表清零鍵, key[3]為跑表暫停鍵。當 key[1]為 0 時, ledjm 變?yōu)?0,校分指示燈點亮,按下 key[2]對分鐘進行設定,當 key[1]再次為 0 時, ledjh 變?yōu)?,校時指示燈點亮,按下 key[2]對小時進行設定。結(jié)論 與 校時校分的規(guī)律 相符 ,邏輯電路的 設計 是 正確 的 。 圖 511 校時控制仿真波形圖 由仿真波形 圖分析可知: key[0]為模式切換功能鍵, key[1]為校時校分選擇鍵, key[2]為時間校準鍵。分鐘 計數(shù)從 00 開始, 記到 59 后 分 清零,小時加 1,小時 計數(shù)從 00 開始, 記到 23 后時清零。 時鐘計數(shù)功能 時鐘計數(shù)功能完成數(shù)字鐘的正常計數(shù)工作,使數(shù)字鐘 顯示當前的時間。 圖 58 時鐘模塊圖 模式切換功能 模式切換功能主要完成數(shù)字鐘的不同模式之間切換的工作,可以手動切換模式,使數(shù)字鐘顯示當前設定的模式。 圖 56 按鍵去抖動模塊圖 按鍵去抖動 仿真波形如圖 57 所示 。 按鍵去抖動的電路原理圖如圖 55 所示。由于 50MHz 太大,被分為更小的頻率從仿真圖無法看出。 圖 52 所需頻率產(chǎn)生的電路框圖 本 設計 使用的 實驗板提供的 晶體振蕩器 為 一個頻率 精準穩(wěn)定 的 50mHz 的方波信號, 它的 輸出 送給 分頻電路 進行分頻 。 頂層圖如圖 51 所示。 當 計時 不準確存在誤差時,可以通過 校時 校分 電路 對小時, 分 鐘進行校對 。 圖 41 數(shù)字鐘的一般構(gòu)成框圖 數(shù)字鐘的工作原理 數(shù)字鐘的時間基準 是由 振蕩器產(chǎn)生 的 穩(wěn)定的高頻脈沖信號 生成的 , 再經(jīng)過 分頻器 分頻,產(chǎn)生 標準秒脈沖 1hz。為了使 1Hz 的秒信號時鐘精準, 通常使用石英晶體振蕩器電路構(gòu)成數(shù)字鐘。在 進行功能 仿真 之前,必需使 用波形編輯器 產(chǎn)生 一個 用來 激勵 波形 的 文件。 當 設計 的 輸入 完成以 后, Quartus II 軟件的編譯器會生成 設計輸入的錯誤報告。整個 設計的 流程 都可以在 Quartus II 上 完成,它 為開發(fā)者提供和 結(jié)構(gòu)無關(guān)的 開發(fā)設計環(huán)境,讓 設計者 在設計中 能 夠進行方便地設計輸入,迅速 處理和器件 模塊的編程。 FPGA 設計流程 通常 ,一個比較大的 集成 項目應采用 分層 方法:分為幾 大 模塊, 各 模塊之間定義好 接口, 而后各 模塊再 次細分來 具體實現(xiàn),這就是 自頂向下 ( TOP DOWN)的設計流程 。 FPGA具備 掩膜可編程門陣列的通用結(jié)構(gòu),它 不僅把大量的邏輯功能塊組合成陣列 ,并 且用 可編程的互連資源 把 這些邏輯功能塊 連接起來,從而達到 不同的設計 需求 ?;?邏輯綜合 與 硬件描述語言的自頂向下的設計方法 迅速 發(fā)展 起來 。 多 功能數(shù)字鐘可以用不同的 技術(shù) 來實現(xiàn),如單片機 。 所以 , 對 數(shù)字鐘的研究 以及 拓展 其 功能 應用 很有現(xiàn)實 意義。 數(shù)字鐘采用的 石英技術(shù) 和 集成電路技術(shù) 促使其計時精確且 性能 非常穩(wěn)定,同時 攜帶 起來也非常便捷 。同時 通過先進的 計算機技術(shù),縮短 了產(chǎn)品的研發(fā)周期。經(jīng) 過程序 編譯和 模塊 仿真,在實驗板上 下載驗證 ,該系統(tǒng)可 以完成時,分, 秒 的正常 顯示, 通過按鍵切換功能模式,進入鬧鐘時間設定,校時,數(shù)字跑表模式。不僅具備時,分,秒計數(shù) 功能, 另外增加了校時功能,整點報 時功能, 鬧鐘功能以及 數(shù)字跑表 功能。 南京大學 畢 業(yè) 論 文(設 計) 作 者 : 學 號: 系 部 : 專 業(yè) : 電子信息科學與技術(shù) (方 向) : 題 目 : 多功能 數(shù)字鐘 指導老 師 王懷登 講師 /碩士 提交日期 2022 年 5 月 12 日 南京大學 畢業(yè)論文 (設計 ) i 摘 要 近 年 來,科學技術(shù)發(fā)展飛速,人們的生活質(zhì)量也不斷提高。 本 次 設計 基于原始的數(shù)字鐘,在此基礎上增加了諸項功能。 設計實驗板的主芯片為 EP3C25Q240C8, 多功能數(shù)字鐘 由分頻 器模塊, 時鐘 計數(shù)模塊,校時控制模塊,鬧鐘模塊,整點報時與音樂演奏模塊,數(shù)據(jù)選擇模塊,譯碼 顯示 模塊,按鍵去抖動模塊和數(shù)字跑 表模塊 構(gòu) 成。這與傳統(tǒng)電子產(chǎn)品最主要的 區(qū)別是使用 了大量的 可編程邏輯器件, 這就 提高 了產(chǎn)品的性能,縮小了體積,降低了功耗 。數(shù)字鐘的應用非常廣泛,主要用于 家庭 生活,以及長途車站,機場, 辦公室 ,碼頭 等公共場所, 為 人們的生活 起居,學習工作和 娛樂 提供了很 大的方便。 這些都是 基于 鐘表數(shù)字化的。 本 課題研究把 Verilog HDL 硬件描述語言 與 可編程邏輯器件 相 結(jié)合 , 通過 七段 數(shù)碼管顯示 實驗 結(jié)果。 南京大學
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