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畢業(yè)論文-基于fpga的數(shù)字跑表功能的數(shù)字鐘設(shè)計-文庫吧資料

2025-01-22 18:40本頁面
  

【正文】 永紅,蘭云 . 層次化設(shè)計方法在簡易數(shù)字鐘設(shè)計中的應(yīng)用 . 現(xiàn)代電子技術(shù) , 2022. 2456. [6] 王金明 ,楊吉斌 . 數(shù)字系統(tǒng)設(shè)計與 Verilog HDL. 北京 : 電子工業(yè)出版社, 2022. [7] 趙雅興 . FPGA 原理及應(yīng)用 . 天津 大學(xué)出版社, 1999. 89134. [8] 喬廬峰 . Verilog HDL 數(shù)字系統(tǒng)設(shè)計與驗證 . 北京 : 電子工業(yè)出版社,2022. [9] 康華光等 . 電子技術(shù)基礎(chǔ)(數(shù)字部分) (第 5 版 ). 高等教育出版社,2022. 3234. [10] 夏宇聞 . Verilog 數(shù)字系統(tǒng)設(shè)計教程 (第 2 版 ). 北京航空航天大學(xué)出版社, 2022. 1215. [11] 黃智偉,王彥等 . FPGA 系統(tǒng)設(shè)計與實踐 . 北京 : 電子工業(yè) 出版社,2022. [12] 羅朝霞等 . CPLD/FPGA 設(shè)計及應(yīng)用 . 北京 : 人民郵電出版社 , 2022. [13] 王紫婷,張彩珍 . EDA 技術(shù)與 應(yīng)用 . 蘭州大學(xué) 出版社 , 2022. [14] 崔葛 . 基于 FPGA 的數(shù)字電路系統(tǒng)設(shè)計 . 陜西 : 西安電子科技大學(xué)出版社 , 2022. [15] 王道憲 . CPLD/FPGA 可編程邏輯器件應(yīng)用與開發(fā) . 北京 : 國防工業(yè) 出南京大學(xué) 畢業(yè)論文 (設(shè)計 ) 20 版社, 2022. 246247. [16] 呂思忠 . 數(shù)字電路實驗與課程設(shè)計 . 哈爾濱工業(yè)大學(xué) 出版 社 , 2022. [17] 褚振勇,齊亮 . FPGA 設(shè)計及應(yīng)用 . 西安電子科技 大學(xué)出版社, 2022. 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[24] 侯伯亨 . 硬件描述語言與數(shù)字邏輯電路設(shè)計 . 陜西 : 西安電子科技大學(xué) 出版社 , 2022. 442445. 南京大學(xué) 畢業(yè)論文 (設(shè)計 ) 21 附錄 A FPGA 器件 EP3C25_V5 電路板 EP3C25_V5 電路 板結(jié)構(gòu)圖 如圖 A1 所示,本設(shè)計所用到的資源: 圖 A1 EP3C25_V5 電路板結(jié)構(gòu)圖 ( 1) JTAG 接口; ( 2) 系統(tǒng)復(fù)位 RESET 按鍵; ( 3) 時鐘芯片 50MHz 晶振; ( 4) 4 個按鍵( KEY0KEY3); ( 5) 4 個 LED 燈( LED0LED3); ( 6) 6 個 7 段數(shù)碼管; ( 7) beep 蜂鳴器。 故而 在這里 再次感謝王老師,陳老師耐心的指導(dǎo)和幫助。正是在兩位老師的指導(dǎo)幫助下,我才能成功完成畢業(yè)設(shè)計,取得現(xiàn)在的成果。畢業(yè)設(shè)計完成后老師又給出改進的意見,更加完善了我的設(shè)計。 每次去實驗室都需要借實驗板,在這里要感謝為我提供實驗設(shè)備的老師。 南京大學(xué) 畢業(yè)論文 (設(shè)計 ) 18 致謝 在 畢業(yè)設(shè)計 論文完成之際,我首先要向指導(dǎo)老師王懷登、陳珍,表示最真摯的謝意。雖然完成了基本設(shè)計目標(biāo),但設(shè)計中還是存在許多不足的地方,如程序編譯后有太多的警告,這說明設(shè)計中存在許多問題需要解決,還有像校準(zhǔn)時間的速度比較慢等問題。個人的 能力 是有限的, 但只要態(tài)度 端正 , 不畏懼困難 , 善于思考去發(fā)現(xiàn)和解決問題,每個人都會獲得意想不到的收獲和個人能力的提高。 特別是在聯(lián)機下載時,由于 FPGA 設(shè)計中按鍵存在抖動,所以即便前 面的任何設(shè)計都 準(zhǔn)確無誤,仍然得不到預(yù)期的 理想的 實驗結(jié)果,王 老師建議在電路中加入 一個去 按鍵 抖動模塊用于消除按鍵抖動,在聽取王老師的建議 和相關(guān)原理的講解后,果然問題迎刃而解。 相反,各個功能模塊的設(shè)計要容易許多。 南京大學(xué) 畢業(yè)論文 (設(shè)計 ) 17 結(jié)束語 在這次畢業(yè) 設(shè)計 過程中,我學(xué)會 了 應(yīng)用自頂向 下 的 結(jié)構(gòu)化設(shè)計 理念 , 掌握了多功能數(shù)字鐘 設(shè)計的基本流程,并 且提高 了 EDA 程序設(shè)計 的 能力。當(dāng) clockflag(鬧鐘標(biāo)志位)為 1 時, spk 演奏鬧鐘音樂。 圖 524 整點報時與音樂演奏仿真波形圖 由仿真波形圖分析可知:當(dāng)為 59 分 58 秒、 59 秒時,發(fā)出兩秒報時音。整點報時與音樂演奏的邏輯框圖如圖 523 所示。 圖 522 鬧鐘音樂產(chǎn)生 仿真波形圖 由仿真波形圖分析可知:所得的分頻系數(shù)剛好為簡譜的 前三拍音符, 驗證了本模塊的邏輯功能正確。 該模塊能夠完成鬧鐘音樂所發(fā)音符的分頻預(yù)置數(shù)工作。 圖 521 鬧鐘音樂產(chǎn)生模塊圖 每個 音符的持 續(xù)時間 是不同的,這取決于 樂曲的 演奏速度和 每個音符的節(jié)拍數(shù), toable 模塊為 pulse 模塊提供 了決定 音符 頻率 的分頻預(yù)置數(shù),此 預(yù)置 數(shù) 所持續(xù) 的時間 是這個 音符的節(jié)拍值。 豬八戒背媳婦簡譜中各音符對應(yīng)的分頻系數(shù)如表 520 所示。 圖 519 豬八戒背媳婦簡譜圖 由于該簡譜音調(diào)太高,本設(shè)計中對其降了八度。分頻器的預(yù)置值 取決于樂曲音調(diào)的值 , 這就可以對蜂鳴器的發(fā)聲頻率 進行控制 。 seg_data 顯示為十六進制的 C0, F9, A4, B0, 99, 92,82, F8, 80, 90,對應(yīng)譯碼顯示為 0, 1, 2, 3, 4, 5, 6, 7, 8, 9。仿真波形如圖 518所示。 圖 516 七段數(shù)碼管內(nèi)部連接圖 譯碼顯示模塊的邏輯框圖如圖 517 所示。 所謂動態(tài)掃描是 一種分時控制的 方法,依次對 各個數(shù)碼管的 公共 端 口進行 控制,使各個 數(shù)碼管依次被 點亮。 電路 的 接口 是將數(shù)碼管 的 8 個筆劃段 ah 同名 的 端 口 連 接到一起,而每 個 數(shù)碼管 的公共極 是獨立 受 I/O 線控制 的 。 南京大學(xué) 畢業(yè)論文 (設(shè)計 ) 13 譯碼顯示 模塊 實驗板 上使用的是 4 位聯(lián)體的 7 段 共陽極 數(shù)碼管,如圖 516 所示。當(dāng) mode 為 3 時,系統(tǒng)處于秒表模式下, data(當(dāng)前顯示的數(shù)據(jù))為 PMIN: PSEC: PMSEC,即為 020880。當(dāng) mode 為 2 時,系統(tǒng)處于校時控制模式下, ledj 為 0,校時指示燈點亮。 圖 515 數(shù)據(jù)選擇仿真波形圖 由仿真波形圖分析可知:當(dāng) mode 為 0 時,系統(tǒng)處于時鐘計數(shù)模式下, data(當(dāng)前顯 示的數(shù)據(jù))為 hour: min: sec,即為 041001。 數(shù)據(jù)選擇 模塊 當(dāng)多功能數(shù)字鐘工作時,在不同的模式下需要顯示不同的數(shù)據(jù),這需要對數(shù)據(jù)進行選擇,數(shù)據(jù)選擇模塊的邏輯框圖如圖 514 所示。在百分秒計數(shù)過程中,按下 key[3]鍵時 ,跑表暫停計數(shù),按下 key[1]鍵時,跑表清零。秒記到 59 后清零,分加 1。 圖 513 數(shù)字跑表仿真波形圖 由仿真波形圖分析可知: key[1]為跑表清零鍵, key[3]為跑表暫停鍵。其結(jié)論符合鬧鐘設(shè)定的規(guī)律,邏輯電路設(shè)計正確。當(dāng) key[1]為 0 時, ledjm 變?yōu)?0,校分指示燈點亮,按下 key[2]對分鐘進行設(shè)定,當(dāng) key[1]再次為 0 時, ledjh 變?yōu)?,校時指示燈點亮,按下 key[2]對小時進行設(shè)定。 圖 512 鬧鐘設(shè)定仿真波形圖 南京大學(xué) 畢業(yè)論文 (設(shè)計 ) 11 由仿真波形圖分析可知: key[0]為模式切換功能鍵, key[1]為校時校分選擇鍵, key[2]為時間校準(zhǔn)鍵。結(jié)論 與 校時校分的規(guī)律 相符 ,邏輯電路的 設(shè)計 是 正確 的 。當(dāng) key[1]為 0 時, ledjm 變?yōu)?0,校分指示燈點亮,按下 key[2]對分鐘進行校對,當(dāng) key[1]再次為 0 時, ledjh 變?yōu)?0,校時指示燈點亮,按下 key[2]對小時進行校對。 圖 511 校時控制仿真波形圖 由仿真波形 圖分析可知: key[0]為模式切換功能鍵, key[1]為校時校分選擇鍵, key[2]為時間校準(zhǔn)鍵。 校時控制 功能 校時控制功能完成對數(shù)字鐘不精確時的校對時間工作,可以手動校準(zhǔn)時間,使數(shù)字鐘顯示當(dāng)前準(zhǔn)確的時間。分鐘 計數(shù)從 00 開始, 記到 59 后 分 清零,小時加 1,小時 計數(shù)從 00 開始, 記到 23 后時清零。 南京大學(xué) 畢業(yè)論文 (設(shè)計 ) 10 圖 510 時鐘計數(shù) 仿真波形圖 由仿真波形圖分析可知: mode 為 0,當(dāng)前模式為時鐘計數(shù)模式。 時鐘計數(shù)功能 時鐘計數(shù)功能完成數(shù)字鐘的正常計數(shù)工作,使數(shù)字鐘 顯示當(dāng)前的時間。 圖 59 模式切換仿真波形圖 由仿真波形圖分析可知: key[0]為模式切換功能鍵。 圖 58 時鐘模塊圖 模式切換功能 模式切換功能主要完成數(shù)字鐘的不同模式之間切換的工作,可以手動切換模式,使數(shù)字鐘顯示當(dāng)前設(shè)定的模式。 時鐘模塊 時鐘模塊是多功能數(shù)字鐘的主要部分,此次 設(shè)計的時鐘模塊包括: 時鐘計時南京大學(xué) 畢業(yè)論文 (設(shè)計 ) 9 功能 ,模式切換功能,校時控制功能,鬧鐘設(shè)定功能以及 數(shù)字跑表功能。 圖 56 按鍵去抖動模塊圖 按鍵去抖動 仿真波形如圖 57 所示 。功能的實現(xiàn)方案 是判斷是否有按鍵按下, 若有 按鍵按下 , 則 需要延時一段時間來消除抖動,等到 抖動 過去之后再判斷信號, 若依然存在 低電平信號, 那就斷定有按鍵按下,然后產(chǎn)生 有按鍵按下的信號。 按鍵去抖動的電路原理圖如圖 55 所示。 按鍵去抖動 模塊 本設(shè)計的實驗板上使用的是產(chǎn)生負(fù)脈沖的接法,在按下然后立即松開按鍵的過程中,前后沿抖動的時間大約在 10ms 以內(nèi)。由于 50MHz 太大,被分為更小的頻率從仿真圖無法看出。 圖 53 分頻模塊圖 分頻模塊仿真波形如圖 54 所示。 圖 52 所需頻率產(chǎn)生的電路框圖 本 設(shè)計 使用的 實驗板提供的 晶體振蕩器 為 一個頻率 精準(zhǔn)穩(wěn)定 的 50mHz 的方波信號, 它的 輸出 送給 分頻電路 進行分頻 。 眾所周知, 石英晶體 頻 率 特性 是很 好 的 , 它只選擇一個 頻率點的信號,其它信號 的頻率段都 會衰減 掉 ,因此 所提供的 振蕩電路輸出 信號 是極其精準(zhǔn)的 。 頂層圖如圖 51 所示。 譯碼顯示電路由 譯碼器完成,顯示由 七段 數(shù)碼管 完 成。 當(dāng) 計時 不準(zhǔn)確存在誤差時,可以通過 校時 校分 電路 對小時, 分 鐘進行校對 。當(dāng) 各計數(shù)器 計滿后一并 清零,重新進行 計數(shù)。 圖 41 數(shù)字鐘的一般構(gòu)成框圖 數(shù)字鐘的工作原理 數(shù)字鐘的時間基準(zhǔn) 是由 振蕩器產(chǎn)生 的 穩(wěn)定的高頻脈沖信號 生成的 , 再經(jīng)過 分頻器 分頻,產(chǎn)生 標(biāo)準(zhǔn)秒脈沖 1hz。主要包括 分頻器電路,校時控制電路,校分控制電路和譯碼 顯示電路。為了使 1Hz 的秒信號時鐘精準(zhǔn), 通常使用石英晶體振蕩器電路構(gòu)成數(shù)字鐘。 南京大學(xué) 畢業(yè)論文 (設(shè)計 ) 5 第四 章 數(shù)字鐘總體設(shè)計方案 數(shù)字鐘的 基本 構(gòu)成 數(shù)字鐘 的基本計時功能是一個對標(biāo)準(zhǔn)秒脈沖 1Hz 的 計數(shù)電路。在 進行功能 仿真 之前,必需使 用波形編輯器 產(chǎn)生 一個 用來 激勵 波形 的 文件。對于使用 VHDL 的設(shè)計,不妨 使用 Quartus II 軟件自帶 的 RTL Viewer 觀測 綜合后的 RTL 圖 [2]。 當(dāng) 設(shè)計 的 輸入 完成以 后, Quartus II 軟件的編譯器會生成 設(shè)計輸入的錯誤報告。 由于 Quartus II 軟件 設(shè)計工具 內(nèi)部嵌有 Verilog HDL, VHDL 邏輯綜合器 ,因此它 完全支持 Verilog HDL, VHDL 的設(shè)計流程 [6]。整個 設(shè)計的 流程 都可以在 Quartus II 上 完成,它 為開發(fā)者提供和 結(jié)構(gòu)無關(guān)的 開
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