【正文】 NGE 按鍵后， CTA時鐘變?yōu)橹芷跒?4HZ 的時鐘信號，該信號用于快速時間校準功能。 當未長時間按下CHANGE 按鍵時， CT1 時鐘是周期為 60 秒的時鐘信號。 （本段的 VerilogHDL 代碼詳見符件） 、分、時計時與 時間 調(diào)整 模塊 秒計時程序 采用周期為 1S的基準時鐘信號 CLK，在每個 CLK 時鐘信號的上升沿對秒寄存器加 1，當長時間按下 SET 按鍵后對秒寄存器進行清零，該功能用于準確校時。 當長時間按下 CHANGE 按鍵后，利用系統(tǒng)的 CLK_4HZ 對計數(shù)器進行快速加一處理。 快速時間設(shè)置進程如下所示。 //正常時鐘狀態(tài) endcase end endmodule 第 頁 17 西華大學(xué)課程設(shè)計說 明書 說明書 多功能數(shù)字鐘要求有快速時間設(shè)置功能和慢設(shè)置功能。b00。b01。 end else begin //設(shè)定鬧鈴小時 countb=change。 {led_min,led_hour}=239。b00。b01。 end else begin //手動設(shè)定小時 第 頁 16 西華大學(xué)課程設(shè)計說 明書 說明書 counta=change。 {led_min,led_hour}=239。 end always (posedge set) bool=~bool。 always (posedge mode) begin if (m==2) m=0。 reg [1:0]m。 output count1,counta,count2,countb,led_min,led_hour,m。 module mode_select( clk,mode,set,change,count1,counta,count2,countb,led_min,led_hour,m)。多功能電子鐘共有三個按鍵，一個 MODE 模式選擇鍵，用于選擇相應(yīng)的模式，一個 SET 時間選擇鍵，用于選擇當前設(shè)定的是分鐘或者是小時 ，一個 CHANGE 鍵，用于給當前值加 1，當長時間按住 CHANGE 時當前值連續(xù)快速加 1，用于快速設(shè)定時間。該多功能電子共有 3種模式。b1。d000000。d256000) //512020/2048000= begin clk_4hz=~clk_4hz。d000000。b1。d0000000。d1024000) //1024000/2048000= begin clk=~clk。d0000000。 //分頻時鐘計數(shù)器，用于產(chǎn)生頻率為 1Khz 的時鐘信號 reg [14:0]divclk_t。 //分頻時鐘計數(shù)器，用于產(chǎn)生周期為 1S 的時鐘信號 reg [19:0]div_count2。 reg clk,clk_4hz,clk_1k,displayclk。 input sysclk,reset。在CPLD 內(nèi)部設(shè)置分頻計數(shù)器的缺點是， CPLD 的 觸發(fā)器資源有限，設(shè)置計數(shù)器對資源的占用比較大，因此盡量可能少用一些時鐘節(jié)拍，或者盡量使需要使用的時鐘節(jié)拍相同，還有一種方法是利用兩個已有的時鐘信號進行邏輯運算從面獲得想要的時鐘節(jié)拍。 CLK_1k 節(jié)拍用于鬧鈴音的產(chǎn)生，displayclk 時鐘節(jié)拍是頻率為 50HZ 的信號，由于本設(shè)計中顯示部分采用 LED 動態(tài)顯示的方式，因此必需要有一個掃描信號對 6位的 LED的每 個位進行輪流選通點亮。 其中 CLK節(jié)拍用于產(chǎn)生秒計時信號，在每個 CLK 的上升沿到來時秒計數(shù)器加 1。 //調(diào)用顯示模塊 endmodule 第 頁 13 西華大學(xué)課程設(shè)計說 明書 說明書 時鐘節(jié)拍產(chǎn)生模塊 由于整個系統(tǒng)只有一個晶體振蕩器，但是設(shè)計需要不同的時鐘信號，因此需要設(shè)計一個分頻進程，對系的的有源晶振產(chǎn)生的 時鐘進行分頻，產(chǎn) 生需要的時鐘節(jié)拍。 //調(diào)用 鬧鈴與整點報時模塊 decoder_7seg decoder_7seg()。 //調(diào)用 快速時間設(shè)置功能模塊 alarm_set alarm_set()。 // 秒 、分、時計時與時間調(diào)整模塊 mode_select mode_select()。 clk_generate clk_generate()。 EPM7128SLC84是 MAX7000S家族成員之一，它有如下的特點 :可用邏輯門個數(shù)為 2500門， 128 個宏單元， 8個邏輯陳列塊，最大用戶可用 I/O 口 100 個，支持 5V 在系統(tǒng)編程和符合 的 JTAG 下載接口，內(nèi)建邊界掃描測試電路，支持片上調(diào)試EPM7128SLC8415的封裝圖如圖 所示 圖 EPM7128SLC的 PLCC封裝 第 頁 12 西華大學(xué)課程設(shè)計說 明書 說明書 4 CPLD 編 程設(shè)計 整個系統(tǒng)輸入、輸出信號的定義： sysclk:系統(tǒng)的時鐘信號，由外部有源晶振產(chǎn)生，頻率為 ； mode:外接按鍵，模式選擇信號， mode=0時為時鐘模式， mode=1時為設(shè)定鬧鐘模式， mode=2時為手動設(shè)定時間模式； set:外接按鍵，用于在手動設(shè)置時間時選擇是調(diào)整小時還是分鐘；若長時間按住該鍵，還可以使秒信號清零，用于精確調(diào)整時間； change:外接按鍵，手動調(diào)整時間，每按一次計數(shù)器加 1；若長時間按住則連續(xù)快速加 1，用于快速調(diào)時和定時； alarm：接蜂鳴器，輸出到蜂鳴器的信號，用于產(chǎn)生鬧鈴音和報時音；鬧鈴音為持續(xù) 20S 的急促的“嘀嘀嘀”音，整點報時音為“嘀嘀嘀 嘟”四短一長音； Dataout:輸出信號，輸出顯示時間的數(shù)碼管顯示的段碼。 MAX7000S 系列是基于 ALTERA 第二代 MAX 架構(gòu)的高密度、高性能的 PLD器件。 第 頁 11西華大學(xué)課程設(shè)計說 明書 說明書 EPM7128SLC84 器件介紹 本次設(shè)計的核心器件采用 ALTERA公司的 CPLD可編程器件。 3. 電容耐壓應(yīng)大于 *Vac 即 Vc=*9*250/220=(其中 250/220 是考慮市網(wǎng)電源電壓過高時的情況。 02S，根據(jù) CRL=（ 3~5） T/2，則 C=[（ 3~5）T/2]/RL=2020~3300uF。 3 慮波電容參數(shù)的選取： 1． 假設(shè)負載電流為 500ma，若輸出電壓為 ，則等效負載電阻為 15Ω。 3． 小型電源變壓器的效率一般為 75%左右。 2 變壓器輸入功率的計算： 1． 假設(shè)負載電流為 500ma，若輸出電壓為 5V，則有效功率為 5V*=。 本系統(tǒng)采用 7805 穩(wěn)壓電路 下面介紹電原各部分參數(shù)的整定方法： 1 變壓器次極電壓估算（以便選取合適的變壓器）： 由于穩(wěn)壓管要正常工作時輸入端的電壓必需要比輸出端高 時才能使穩(wěn)壓管穩(wěn)定工作。 圖 電源電路 電源電路是由電源變壓器 T、橋堆、濾波電容 C1 C1 C1 C17 及集成三端穩(wěn)壓電路 7805 以及保險絲 組成，其電路圖 如圖 所示。 9 引腳 TDI 為測試數(shù)據(jù)輸入（數(shù)據(jù)輸入到器件）， 10引腳接地。 VCCGNDGND1kR201kR211kR221kR23VCCTCK1GND2TDO3VCC4TMS5NC6NC7NC8TDI9GND10JTAG10 針接口JTAGTCKTDOTMSTDIJTAG 下載電路 圖 JTAG下載電路 JTAG 下載電路的 10 針接口引腳定義為。 JTAG 編程方式對 CPLD 和 FPGA 器件都支持，用于 CPLD 器件的下載文件是 POF 文件。由集成電路的所有邊界掃描單元構(gòu)成邊界掃描寄存器 BSR。 標準中規(guī)定對應(yīng)于數(shù)字集成電路芯片的每個引腳都設(shè)有一個移位寄存單元，稱為邊界掃描單元 BSC。 在硬件結(jié)構(gòu)上， JTAG 接口包括兩部分： JTAG 端口和控制器。 圖 第 頁 9西華大學(xué)課程設(shè)計說 明書 說明書 CPLD 編程下載電路的設(shè)計 CPLD 器件多采用 JTAG 編程方式， JTAG 編程方式是在線編程，傳統(tǒng)生產(chǎn)流程中先對芯片進行預(yù)編程現(xiàn)再裝到板上因此而改變 ，簡化的流程為先固定器件到電路板上，再用 JTAG 編程 ,從而大大加快工程進度。所以在晶振電路的前端加了兩個小電容對電源進行濾波，在時鐘輸出端加了一個小電阻，能有效地抑制高次諧波和實現(xiàn)阻抗匹配。 圖 蜂鳴器電路 系統(tǒng)時鐘采用 的有源晶體振蕩器。 由于 CPLD 管腳的驅(qū)動能力有限，因此通過連接一個三極管來增強驅(qū)動能力，從而提高蜂鳴器的響度。 當 CPLD 的引腳輸出為高電平時相應(yīng)的指示燈就點亮。 指示燈電路如圖 。 D2 和 D3 用來指示當前設(shè)置狀態(tài)。 按鍵電路如 圖 。 MODE 按鍵用于模式選擇，按 下一次 MODE 按鍵后電路進入鬧鈴設(shè)置模式，在該模式下可以用 SET 鍵來選擇 當前是設(shè)置小時還是設(shè)置分鐘，而用 CHANGE 鍵可以改變當前設(shè)置 鬧鈴 的小時或分鐘（向上加一）。 當多功能數(shù)字鐘的按鍵未按下時按鍵的輸出（即 CPLD 的輸入）為低電平，當按鍵按下時輸出（即 CPLD 的輸入）為高電平。 第 頁 6西華大學(xué)課程設(shè)計說 明書 說明書 按鍵及 指示燈 電路模塊的設(shè)計 根據(jù)電子電路常識，采用灌電流工作方式的電路的功耗要比采用拉電流方式工作的電路小。如此循環(huán)下去，就可以使各位顯示出將要顯示的字符。這樣在同一時刻， 6 位 LED 中只有選通的那一位顯示出字符，而其他 5 位是熄滅的。在多位顯示時，為簡化硬件電路，通常將所有位的段碼線相應(yīng)段并聯(lián)在一起，由一個 8位 I/O口控制，形成段碼線的多路復(fù)用。段碼線控制顯示字符的字型，而位選線為各個 LED 顯示位中各段的公共端，它控制該 LED顯示位的亮或暗。同樣，共陽極 LED 顯示器的發(fā)光二極管的陽極連接在一起，通常此公共陽極接正電壓，當某個發(fā)光二極管的陰極接低電平時，發(fā)光二極管被點亮，相應(yīng)的段被顯示。共陰極 LED 顯示器的發(fā)光二極管的陰極連接在一起，通常此公共陰極接地。每一個段對應(yīng)一個發(fā)光二極管。如此循環(huán)下去，就可以使各位顯示 出將要顯示的字符。同樣在下一時刻，只讓下一位的位選線處于選通狀態(tài)，而其它各位的位選線處于關(guān)閉狀態(tài)，在段碼線上輸出將要顯示字符的段碼，則同一時刻，只有選通位顯示相應(yīng)的字符。若要各位 LED 能同時顯示出與本位相應(yīng)的顯示字符，就必須采用動態(tài)顯示方式，即在某一時刻，