【正文】 即當(dāng)長(zhǎng)時(shí)間按下 CHANGE按鍵后，利用 4HZ的 CLK_4HZ 信號(hào)產(chǎn)生 NUM1,NUM2,NUM3,NUM4 信號(hào)對(duì)當(dāng)前設(shè)定值連續(xù)快速加 1。 LED_HOUR 和 LED_MIN 用于指示當(dāng)前設(shè)定的是時(shí)間的小時(shí)還是分鐘，當(dāng) LED_HOUR 指示燈亮?xí)r表明此時(shí)設(shè)定的是時(shí)間的小時(shí)值，當(dāng) LED_MIN 指示燈亮?xí)r表明此時(shí)設(shè)定 的是時(shí)間的分鐘值。當(dāng)在正常時(shí)鐘模式下第一次按下 MODE 鍵時(shí)，系統(tǒng)進(jìn)入模式 1，即鬧鈴模式，在此模式下可以通過(guò) SET 和 CHANGE 按鍵的配合使用來(lái)設(shè)定所需要的鬧鈴時(shí)間。//數(shù)碼管的第六位（秒的個(gè)位）被點(diǎn)亮 dataout=sec_lsb。b100: begin ledselect=639。b011。//數(shù)碼管的第二位（小時(shí)的個(gè)位）被點(diǎn)亮 dataout=hour_lsb。b000: begin 第 頁(yè) 24 西華大學(xué)課程設(shè)計(jì)說(shuō) 明書 說(shuō)明書 ledselect=639。 reg [7:0]dataout。而第二種接法稱為動(dòng)態(tài)顯示法，采用共陽(yáng)或共陰極接法，而所謂的共陽(yáng)極接法是指將每位 LED 的段碼線連在一起共同接電源的正極，因此采用這種接法時(shí)，一個(gè)6位的 LED 總共只需要 8+6=14 個(gè) I/O 口，即 8位的段碼線和 6位的位選線，采用這種方式的接法時(shí)，缺點(diǎn)是每次顯示時(shí) 6位 LDE同時(shí)顯示相同的數(shù)字，因此在這種接法下，必需 要采用掃描的方式來(lái)顯示，即每一個(gè)時(shí)刻只能有一個(gè) LED處在點(diǎn)亮的狀態(tài)，其它 LED熄滅，此時(shí)送出相應(yīng)位的段碼。hf8。 //數(shù)字 4的共陽(yáng)編碼賦值給小時(shí)的個(gè)位 439。b0010 : hour_lsb=839。h90。 //數(shù)字 6的共陽(yáng)編碼 賦值給小時(shí)的十位 439。b0100 : hour_msb=839。hf9。 end endcase assign led_alarm=(ahour|amin)?1:0。 min=amin。 reg [7:0]hour,min,sec,hour_msb,hour_lsb,min_msb,min_lsb,sec_msb,sec_lsb。 //產(chǎn)生短音 else alarm2=0。 else alarm1=0。 output alarm1,alarm2。 else if (ahour[3:0]==9) begin ahour[3:0]=0。 reg [7:0]amin,ahour。 min1[7:4]=min1[7:4] + 1。 end else begin sec1[3:0] = sec1[3:0] + 139。 if (!(set amp。 inout [7:0]sec1,min1,hour1。 如果不是長(zhǎng)時(shí)間按下 CHANGE按鍵的話則 每按一次 CHANGE按建鍵就對(duì)相應(yīng)的寄存器的值加一處理。 end {count2,countb}=239。 end {count2,countb}=239。 else m=m+1。 模式選擇進(jìn)程如下所示。 //clk_4hz 為 4hz 的時(shí)鐘信號(hào) div_count2=2039。 //clk 為周期為 1S 的時(shí)鐘信號(hào) 第 頁(yè) 14 西華大學(xué)課程設(shè)計(jì)說(shuō) 明書 說(shuō)明書 div_count1=2139。 reg [20:0]div_count1。 CLK_4hz 節(jié)拍用于快速調(diào)整時(shí)間，當(dāng)長(zhǎng)時(shí)間按下 CHANG 按鍵時(shí)，當(dāng)前設(shè)置的時(shí)鐘快速增加。 //調(diào)用 模式選擇 功能模塊 fast_settime fast_settime()。 ALTERA公司的 MAX7000S系列 CPLD 有著較高的性價(jià)比。因此電源變壓器的輸入功率為。 第 頁(yè) 10 西華大學(xué)課程設(shè)計(jì)說(shuō) 明書 說(shuō)明書 電源電路電路 的 設(shè)計(jì) 本設(shè)計(jì)中的核心器件為 MAX7000S 系列的 EPM7128SLC84， I/O 口電壓 VCCIO 和核心電壓 VCCINT 均支持正 5V，因此在本設(shè)計(jì)中統(tǒng)一給 I/O 端口和內(nèi)核提供 +5V 的電壓。它將 JTAG 電路與內(nèi)核邏輯電路聯(lián)系起來(lái)，同時(shí)隔離內(nèi)核邏 輯電路和芯片引腳。為了使有源晶振能輸出較好的波形，必需保證供電的穩(wěn)定。當(dāng)在鬧鈴設(shè)置模式和手動(dòng)校時(shí)模式下， D2 或 D3會(huì)有一個(gè)在點(diǎn)亮狀態(tài) ，當(dāng) D2 亮?xí)r表示當(dāng)前設(shè)置的是小時(shí)，當(dāng) D3亮?xí)r表示當(dāng)前設(shè)置的是分鐘 。因此本設(shè)計(jì)中所有的外部鍵盤，指示二極管均采用灌電流的工作方式。 LED 顯示器工作于靜態(tài)顯示方式時(shí)，各位的共陰極或共陽(yáng)極連接在一起并接地或 +5V。 圖 所示三位數(shù)碼顯示管，常用的 LED 顯示器為 8 段。其中段碼線占用1 個(gè) 8位 I/O 口，而位選線占用 六 位 I/O 口。 Q Q Q3?? Q6 的基極 （ LED0~LED5） 分別接CPLD 的 PIN7 PIN7 PIN70、 PIN6 PIN6 PIN67，分別作為 LED 數(shù)碼管的 位選端。頂層模塊名稱為 。頂層模塊名稱為 。 SET 按鍵則用于在不同的模式下選擇當(dāng)前設(shè)定的位置，比如當(dāng)前設(shè)定的位置是小時(shí)，則再一次按下 SET 按鍵后當(dāng)前設(shè)定的位置變?yōu)榉昼?。整點(diǎn)報(bào)時(shí)的功能是實(shí)現(xiàn) 在每個(gè)整點(diǎn)的 5 秒鐘前產(chǎn)生整點(diǎn)報(bào)時(shí)音，報(bào)時(shí)音為“嘀嘀嘀 嘟” 4短一長(zhǎng)音 。當(dāng)在正常時(shí)鐘模式下第一次按下 MODE 鍵時(shí)，系統(tǒng)進(jìn)入模式 1，即鬧鈴模式，在此模式下可以通過(guò) SET 和 CHANGE 按鍵的配合使用來(lái) 設(shè)定所需要的鬧鈴時(shí)間。 PLD 器件和 EDA 技術(shù)的出現(xiàn)，改變了這種傳統(tǒng)的設(shè)計(jì)思路，使人們可以立足于 PLD芯片來(lái)實(shí)現(xiàn)各種不同的功能，新的設(shè)計(jì)方法能夠由設(shè)計(jì)者自己定義器件內(nèi)部邏輯和管腳，將原來(lái)由電路板設(shè)計(jì)完成的工作大部分放在芯片的設(shè)計(jì)中進(jìn)行。這樣不僅可以通過(guò)芯片設(shè)計(jì)實(shí)現(xiàn)各種邏輯功能，而且由于管腳定義的靈活性，減輕了原理圖和印制板設(shè)計(jì)的工作量和難度，增加了設(shè)計(jì)的自由度，提高了效率。當(dāng)再一次按下 MODE 按鍵后系統(tǒng)進(jìn)入手動(dòng)校時(shí)模式，在此模式下通過(guò) SET 和 CHANGE 按鍵的配合使用，可以改變當(dāng)前時(shí)間。 第 頁(yè) 2西華大學(xué)課程設(shè)計(jì)說(shuō) 明書 說(shuō)明書 2 總體方案設(shè)計(jì) 方案論述 本設(shè)計(jì)是基于 CPLD 的多功能數(shù)字鐘設(shè)計(jì)。 CHANGE 按鍵用來(lái)將當(dāng)前設(shè)定位置的時(shí)間值加 1，當(dāng)長(zhǎng)時(shí)間按下 CHANGE 按鍵時(shí)，當(dāng)前設(shè)定值為連續(xù)快速加 1，此功能用于快速設(shè)定時(shí)間。各功能子模塊分別為： 系統(tǒng)分頻功能模塊 、 模式選擇功能模塊 、 快速時(shí)間設(shè)置功能模塊、 秒、分、時(shí)計(jì)時(shí)與時(shí)間調(diào)整模塊 、 鬧鈴時(shí)間設(shè)置模塊、 鬧鈴與整點(diǎn)報(bào)時(shí)模塊 、 7 段顯示譯碼模塊 以及LED顯示功能模塊 。各功能子模塊分別為：系統(tǒng)分頻功能模塊 、模式選擇功能模塊 、快速時(shí)間設(shè)置功能模塊、秒、分、時(shí)計(jì)時(shí)與 時(shí)間調(diào)整模塊 、鬧鈴時(shí)間設(shè)置模塊、鬧鈴與整點(diǎn)報(bào)時(shí)模塊 、 7 段顯示譯碼模塊 以及LED顯示功能模塊 。 012192836A11B7C4D2E1F10G5DP34656LED1Q19015Q29015Q39015Q4901510KR5330R4Q59015Q6901510KR610KR710KR810KR1010KR9R11R12R13R14R15R16VCCLED0 LED1 LED2 LED3 LED4 LED5 圖 LED 顯示電路 LED 的顯示方式有靜態(tài)顯示和動(dòng)態(tài)方式兩種工作方式。由于各段碼線并聯(lián)， 8位 I/O 口輸出的段碼對(duì)各個(gè)顯示位來(lái)說(shuō)都是相同的。每一個(gè)段對(duì)應(yīng)一個(gè)發(fā)光二極管。在多位顯示時(shí)，為簡(jiǎn)化硬件電路，通常將所有位的段碼線相應(yīng)段并聯(lián)在一起，由一個(gè) 8位 I/O口控制，形成段碼線的多路復(fù)用。 當(dāng)多功能數(shù)字鐘的按鍵未按下時(shí)按鍵的輸出（即 CPLD 的輸入）為低電平，當(dāng)按鍵按下時(shí)輸出（即 CPLD 的輸入）為高電平。 指示燈電路如圖 。所以在晶振電路的前端加了兩個(gè)小電容對(duì)電源進(jìn)行濾波，在時(shí)鐘輸出端加了一個(gè)小電阻，能有效地抑制高次諧波和實(shí)現(xiàn)阻抗匹配。由集成電路的所有邊界掃描單元構(gòu)成邊界掃描寄存器 BSR。 圖 電源電路 電源電路是由電源變壓器 T、橋堆、濾波電容 C1 C1 C1 C17 及集成三端穩(wěn)壓電路 7805 以及保險(xiǎn)絲 組成，其電路圖 如圖 所示。 3 慮波電容參數(shù)的選?。? 1． 假設(shè)負(fù)載電流為 500ma，若輸出電壓為 ，則等效負(fù)載電阻為 15Ω。 MAX7000S 系列是基于 ALTERA 第二代 MAX 架構(gòu)的高密度、高性能的 PLD器件。 //調(diào)用 快速時(shí)間設(shè)置功能模塊 alarm_set alarm_set()。 CLK_1k 節(jié)拍用于鬧鈴音的產(chǎn)生，displayclk 時(shí)鐘節(jié)拍是頻率為 50HZ 的信號(hào)，由于本設(shè)計(jì)中顯示部分采用 LED 動(dòng)態(tài)顯示的方式，因此必需要有一個(gè)掃描信號(hào)對(duì) 6位的 LED的每 個(gè)位進(jìn)行輪流選通點(diǎn)亮。 //分頻時(shí)鐘計(jì)數(shù)器，用于產(chǎn)生周期為 1S 的時(shí)鐘信號(hào) reg [19:0]div_count2。d0000000。d000000。 module mode_select( clk,mode,set,change,count1,counta,count2,countb,led_min,led_hour,m)。 end always (posedge set) bool=~bool。b00。b00。 （本段的 VerilogHDL 代碼詳見(jiàn)符件） 、分、時(shí)計(jì)時(shí)與 時(shí)間 調(diào)整 模塊 秒計(jì)時(shí)程序 采用周期為 1S的基準(zhǔn)時(shí)鐘信號(hào) CLK，在每個(gè) CLK 時(shí)鐘信號(hào)的上升沿對(duì)秒寄存器加 1，當(dāng)長(zhǎng)時(shí)間按下 SET 按鍵后對(duì)秒寄存器進(jìn)行清零，該功能用于準(zhǔn)確校時(shí)。 reg minclk,hclk。 (!m))) 第 頁(yè) 18 西華大學(xué)課程設(shè)計(jì)說(shuō) 明書 說(shuō)明書 minclk =139。b1。 end else begin min1[3:0] =min1[3:0] +1。 always (posedge ct2) begin if (amin==839。 ahour[7:4]=ahour[7:4] + 1。 reg alarm1,alarm2。 end always (posedge sysclk) begin if ((min1==839。 end endmodule 第 頁(yè) 21 西華大學(xué)課程設(shè)計(jì)說(shuō) 明書 說(shuō)明書 7 段顯示譯碼模塊 由于 時(shí)鐘計(jì)數(shù)模式采用的是