【正文】 LK， 4HZ的時(shí)鐘 CLK_4hz，1Khz的時(shí)鐘信號 CLK_1K，和 50hz的時(shí)鐘 displayclk。 //調(diào)用 7 段譯碼模塊 display display()。 //調(diào)用鬧鈴時(shí)間設(shè)置模塊 黃河科技學(xué)院畢業(yè)設(shè)計(jì)說明書 第 12 頁 alarm alarm()。 //調(diào)用模式選擇功能模塊 fast_settime fast_settime()。 //調(diào)用時(shí)鐘節(jié)拍產(chǎn)生模塊 time_mode0 time_mode0()。 `include `include `include `include `include `include `include `include module clock。 圖 EPM7128SLC 的 PLCC 封裝 EPM7128SLC84 是 MAX7000S 家族成員之一，它有如下的特點(diǎn) ： 可用邏輯門個(gè)數(shù)為 2500 門， 128 個(gè) 宏單元， 8 個(gè)邏輯 陣 列塊，最大用戶可用 I/O 口 100 個(gè)，支持 5V在系統(tǒng)編程和符合 的 JTAG 下載接口，內(nèi)建邊界掃描測試電路，支持片上調(diào)試 ， EPM7128SLC8415 的封裝如圖 所示 。 MAX7000S 系列是基于 ALTERA 第二代MAX 架構(gòu)的高密度、高性能的 PLD 器件。 EPM7128SLC84 器件介紹 [10] 本次設(shè)計(jì)的核心器件采用 ALTERA 公司的 CPLD 可編程器件。 電容耐壓應(yīng)大于 *Vac 即 Vc=*9*250/220=(其中250/220 是考慮市網(wǎng)電源電壓過高時(shí)的情況 )。電源頻率為 50hz，則 T=，根據(jù) CRL=（ 3~5） T/2，則 C=[（ 3~5） T/2]/RL=2021~3300uF。因此電源變壓器的輸入功率為 。正常情況下變壓器輸出功率約為 9V**=， 當(dāng)市網(wǎng)電壓升到 250V 時(shí)，變壓器的輸出功率為 *250/220=?？紤]到市網(wǎng)交流電壓的波動情況，在市網(wǎng)電壓為 200V 時(shí)也能正常工作，則有220/200*Vac 要大于 ，所以 Vac 必需要大于 ，即交流變壓器的 副 邊輸出電壓應(yīng)該高于 ， 在本設(shè)計(jì)中選取 9V。下面介紹電 源 各部分參數(shù)的整定方法 。 圖 電源電路 電源電路是由電源變壓器 T、橋堆、濾波電容 C1 C1 C1 C17 及集成三端穩(wěn)壓電路 7805 以及保險(xiǎn)絲組成，其電路圖如圖 所示。 9 引腳 TDI 為測試數(shù)據(jù)輸入（數(shù)據(jù)輸入到器件），10 引腳接地。 JTAG 下載電路如圖 所示。邊界掃描寄存器電路僅在進(jìn)行 JTAG 測試時(shí)有效，在集成電路正常工作時(shí)無效，不影響集成電路的功能。它將 JTAG 電路與內(nèi)核邏輯電路聯(lián)系起來，同時(shí)隔離內(nèi)核邏輯電路和芯片引腳。與 JTAG 接口兼容的器件可以是微處理器（ MPU）、微控制器（ MCU）、 PLD、 CPL、 FPGA、 ASIC 或其它符合 規(guī)范的芯片。 JTAG 接口可對 PSD 芯片內(nèi)部的所有部件進(jìn)行編程 [9]。有源晶振電路如圖 所示。為了使有源晶振能輸出較好的波形，必需保證供電的穩(wěn)定。二極管D9 起到續(xù)流保護(hù)的作用，蜂鳴器電路如圖 所示。 蜂鳴器及有源晶振電路的設(shè)計(jì) 在本設(shè)計(jì)中由于有音調(diào)的變換，所以必需采用交流蜂鳴器。 R 171KR 181KR 191KD1L EDD2L EDD3L ED 圖 指示燈電路 引腳的連接為， D1 接 CPLD的 PIN61， D2 接 CPLD的 PIN63， D3 接 CPLD的 PIN64。當(dāng)在鬧鈴設(shè)置模式和手動校時(shí)模式下， D2或 D3 會有一個(gè)在點(diǎn)亮狀態(tài)，當(dāng) D2 亮?xí)r表示當(dāng)前設(shè)置的是小時(shí)，當(dāng) D3 亮?xí)r表示當(dāng)前設(shè)置的是分鐘。 黃河科技學(xué)院畢業(yè)設(shè)計(jì)說明書 第 6 頁 R14 .7 KR24 .7 KR34 .7 KS1M O D ES2S E TS3C H A N G EV C C V C C V C CM O D ES E TC H A N G E 圖 按鍵電路 在本設(shè)計(jì)中共有四個(gè)指示燈，一個(gè)為電源指示燈，其它三個(gè)是工作狀態(tài)指示燈，D1 為鬧鈴報(bào)警指示電路，當(dāng)設(shè)置鬧鈴后鬧鈴指示電路就工作在點(diǎn)亮狀態(tài)，指示當(dāng)前設(shè)有鬧鈴。再按一次 MODE 鍵則進(jìn)入手動校時(shí)功能模式 [8]。 在本設(shè)計(jì)中只有三 個(gè)按鍵，分別為 MODE、 SET、 CHANGE。因此本設(shè)計(jì)中所有的外部鍵盤，指示二極管均采用灌電流的工作方式。同樣在下一時(shí)刻，只讓下 一位的位選線處于選通狀態(tài)，而其它各位的位選線處于關(guān)閉狀態(tài)，在段碼線上輸出將要顯示字符的段碼，則同一時(shí)刻，只有選通位顯示相應(yīng)的字符 ， 而其它各位是熄滅的 ， 如此循環(huán)下去，就可以使各位顯示出將要顯示的字符。若 使各個(gè) LED 能同時(shí)顯示出與本位相應(yīng)的字符，就必須采用動態(tài)顯示方式，即在某一時(shí)刻，只讓某一位的位選線處于選 通 狀態(tài)，而其他各位的位選處于關(guān)閉狀態(tài)，同時(shí)，段碼線上輸出相應(yīng)的要顯示的字符段碼。由于各段碼線并聯(lián)， 8 位 I/O 口輸出的段碼對各個(gè)顯示位來說都是相同的。圖 所示的電路是一 個(gè)六位的 LED 顯示電路。但是因?yàn)殪o態(tài)顯示方式下，各位 LEDQ19015Q29015Q39015Q49015Q59015 Q69015R4330R510KR610KR710KR810KR910KR 1010KR 11R 12R 13R 14R 15R 16V C CL E D 0 L E D 1 L E D 2 L E D 3 L E D 4 L E D 5A B C D E F G db 543210LED 黃河科技學(xué)院畢業(yè)設(shè)計(jì)說明書 第 5 頁 的段碼線都是獨(dú)立的，因此一個(gè) 6 位的 LED 顯示器需要占用 6*8+6=54 個(gè) I/O 口，在這種情況下為了簡化接線，本設(shè)計(jì)采用的是動態(tài)掃描方式來顯示。之所以為靜態(tài)顯示，是因?yàn)楦?個(gè) LED 的顯示字符的字符一經(jīng)確定，相應(yīng)鎖存器鎖存的段碼輸出將維持不變，直到送入另一個(gè)字符的段碼為止。 圖 LED 顯示電路 LED 的顯示方式有靜態(tài)顯示和動態(tài)方式兩種工作方式。反之當(dāng) Q1 的基極為高電平時(shí) Q1 截止。驅(qū)動三級管為 PNP型三極管，用于開關(guān)電路中。其中一部分為六位 LED 數(shù)碼管的驅(qū)動電路，另一部分為 LED 數(shù)碼管電路。各功能子模塊分別為：系統(tǒng)分頻功能模塊 、模式選擇功能模塊、快速時(shí)間設(shè)置功能模塊 、秒分時(shí)計(jì)時(shí)與時(shí)間調(diào)整模塊、鬧鈴時(shí)間設(shè)置模塊 、鬧鈴與整點(diǎn)報(bào)時(shí)模塊 、 7 段顯示譯碼模塊 以及 LED 顯示功能模塊 。 多功能數(shù)字鐘設(shè)計(jì)分為 1 個(gè)頂層模塊和 8 個(gè)功能子模塊。在功能級進(jìn)入仿真和糾錯(cuò)，并用硬件描述語言對高層次的系統(tǒng)行為進(jìn)行描述，然后用綜合工具將設(shè)計(jì)轉(zhuǎn)化為具體門電路網(wǎng)表，其對應(yīng)的物理實(shí)現(xiàn)可以是 PLD 器件或?qū)Ｓ眉呻娐贰? 黃河科技學(xué)院畢業(yè)設(shè)計(jì)說明書 第 3 頁 2 總體 設(shè)計(jì) 方案 整個(gè)設(shè)計(jì) 的 方式采用 TOPDOWN 設(shè)計(jì)方法 ， 即自頂向下的設(shè)計(jì)。 鬧鈴的功能是實(shí)現(xiàn)當(dāng)?shù)竭_(dá)預(yù)設(shè)的時(shí)間點(diǎn)時(shí)產(chǎn)生為時(shí) 20s 的“嘀嘀嘀嘀”急促短音。 LED_ALARM 用于指示當(dāng)前是否設(shè)有鬧鈴，當(dāng) LED_ALARM 指示燈亮?xí)r表明當(dāng)前設(shè)有鬧鈴。CHANGE 按鍵用來將當(dāng)前設(shè)定位置的時(shí)間值加 1，當(dāng)長時(shí)間按下 CHANGE 按鍵時(shí)，當(dāng)前設(shè)定值為連續(xù)快速加 1，此功能用于快速設(shè)定時(shí)間 [4]。當(dāng)再一次按下 MODE 按鍵后系統(tǒng)進(jìn)入手動校時(shí)模式，在此模式下通過 SET 和 CHANGE 按鍵的配合使 用，可以改變當(dāng)前時(shí)間。 按鍵功能介紹： MODE 按鍵用來選擇當(dāng)前數(shù)字鐘的工作模式，系統(tǒng)正常工作在模式 0 下 。顯示的時(shí)間制為 24 小時(shí)制。 本課題研究的內(nèi)容 本設(shè)計(jì)是基于 CPLD（ MAX7000S 系列） 的多功能數(shù)字鐘設(shè)計(jì)。諸如定時(shí)自動報(bào)警、定時(shí)啟閉電路、定時(shí)開關(guān)烘箱、通斷動力設(shè)備，甚至各種定時(shí)電氣的自動啟用等，所有 這些，都是以鐘表數(shù)字化為基礎(chǔ)的。同時(shí)這種設(shè)計(jì)減少了所需芯片的種類和數(shù)量，縮小了體積，降低了功耗，提高了系統(tǒng)的可靠性 [2]。 PLD 器件和 EDA 技術(shù)的出現(xiàn)，改變了傳統(tǒng)的設(shè)計(jì)思路，使人們可以立足于 PLD 芯片來實(shí)現(xiàn)各種不同的功能，新的設(shè)計(jì)方法能夠由設(shè)計(jì)者自己定義器件內(nèi)部邏輯和管腳，將原來由電路板設(shè)計(jì)完成的工作大部分放在芯片的設(shè)計(jì)中進(jìn)行?，F(xiàn)代數(shù)字產(chǎn)品在性能提 高、復(fù)雜度增大的同時(shí)，其更新?lián)Q代的步伐也越來越快，實(shí)現(xiàn)這種進(jìn)步的因素在于生產(chǎn)制造技術(shù)和電子設(shè)計(jì)技術(shù)的進(jìn)步。 。 關(guān)鍵詞： 硬件描述語言 ， VHDL， 數(shù)字電路設(shè)計(jì) , 數(shù)字鐘 黃河科技學(xué)院畢業(yè)設(shè)計(jì)說明書 第 II 頁 Digital Clock Design Based On The Hardware Description Language(VHDL) Author: 。 系統(tǒng)主芯片采用 EPM7128SLC84，由時(shí)鐘模塊、控制模塊、計(jì)時(shí)模塊、數(shù)據(jù)譯碼模塊、顯示以及報(bào)時(shí)模塊組成。 本設(shè)計(jì)方法具有硬件描述能力強(qiáng)，設(shè)計(jì)方法靈活，便于修改等優(yōu)點(diǎn)，大大降低了數(shù)字系統(tǒng)設(shè)計(jì)的難度，提高了工作效率 。 黃河科技學(xué)院畢業(yè)設(shè)計(jì)說明書 第 I 頁 基于 VHDL 語言的多功能數(shù)字鐘設(shè)計(jì) 摘 要 VHDL作為一種硬件描述語言，可用于數(shù)字電路與系統(tǒng)的描述、模擬和自動設(shè)計(jì)與仿真等，是當(dāng)今電子設(shè)計(jì)自動化的核心技術(shù) 。 本文使用 VHDL語言設(shè)計(jì)了一個(gè)數(shù)字時(shí)鐘電路，給出了設(shè)計(jì)該數(shù)字系統(tǒng)的流程和方法 。 本設(shè)計(jì)采用 EDA技術(shù)，以硬件描述語言 VHDL為系統(tǒng)邏輯描述手段設(shè)計(jì)文件，在MAX+PlusⅡ 工具軟件環(huán)境下，采用自頂向下的設(shè)計(jì)方法，由各個(gè)基本模塊共同構(gòu)建了一個(gè)基于 CPLD的數(shù)字鐘。經(jīng)編譯和仿真所設(shè)計(jì)的程序，在可編程邏輯器件上下載驗(yàn)證，本系統(tǒng)能夠完成時(shí)、分、秒的分別顯示，由按鍵輸入進(jìn)行數(shù)字鐘的校時(shí)、清零、啟停功能。 Tutor: 。 Abstract VHDL can be used to describe,simulate and digital system automatically. Nowdays,it bees a key technology in automatic electronic design. There is a lot of superiority in this description article introduces the method and the process using VHDL to design a digital system by an example of digital clock dasign. The result given in this paper shows that