【正文】 合 ， 通過(guò) 七段 數(shù)碼管顯示 實(shí)驗(yàn) 結(jié)果。 多 功能數(shù)字鐘可以用不同的 技術(shù) 來(lái)實(shí)現(xiàn)，如單片機(jī) ?？删幊踢壿嬈骷?的使用與 其他方式 相比具有很多優(yōu) 點(diǎn)， 如 易 于 學(xué) 習(xí) ，方便 快捷，別致獨(dú)特 ，趣 味濃厚 ， 更加 直觀，設(shè)計(jì) 的 成功率高，易 于編程和修改添加 等特點(diǎn)，應(yīng)用異常 便 利 。 所以 本 課題研究利 用可編程邏輯器件 來(lái) 實(shí)現(xiàn)。 南京大學(xué) 畢業(yè)論文 (設(shè)計(jì) ) 2 本文的研究目的和主要研究?jī)?nèi)容 當(dāng)今 ，電子系統(tǒng) 的發(fā)展 速度 高， 規(guī)模 大，集成化?；?邏輯綜合 與 硬件描述語(yǔ)言的自頂向下的設(shè)計(jì)方法 迅速 發(fā)展 起來(lái) 。 隨著科學(xué)技術(shù)的迅猛發(fā)展，人們已不滿足現(xiàn)有的數(shù)字鐘功能。為解決當(dāng)下矛盾， 本課題 的研究目的是完成 基于 FPGA的 具有數(shù)字跑表 功能 的 數(shù)字 鐘的設(shè)計(jì)， 由數(shù)碼管實(shí)時(shí)顯示時(shí)，分，秒的計(jì)時(shí)， 具有小時(shí)和分鐘調(diào)整 ， 整點(diǎn)報(bào)時(shí)，鬧鐘及數(shù)字跑表功能。 南京大學(xué) 畢業(yè)論文 (設(shè)計(jì) ) 3 第二 章 FPGA 簡(jiǎn)介 FPGA 的原理與基本結(jié)構(gòu) FPGA 是現(xiàn)場(chǎng)可編程門陣列（ Field Programmable Gate Array）的簡(jiǎn)稱 [2]， 它的出現(xiàn)是用來(lái) 作為一種半定制電路， 不僅解決了定制電路的缺陷，又克服了原有可編程器件門電路數(shù)太少 的 不足 。 FPGA具備 掩膜可編程門陣列的通用結(jié)構(gòu)，它 不僅把大量的邏輯功能塊組合成陣列 ，并 且用 可編程的互連資源 把 這些邏輯功能塊 連接起來(lái)，從而達(dá)到 不同的設(shè)計(jì) 需求 。 FPGA通常 由 三種可編程電路與 一個(gè)用 來(lái)寄存 編程數(shù)據(jù)的靜態(tài)存儲(chǔ)器 SRAM構(gòu) 成 [3]。這 三 種可編程電路是：可編程邏輯模塊 CLB（ Configurable Logic Block） ，輸入 /輸出模塊 IOB（ Input Output Block） 與 互連資源 IR（ Interconnect Resource）。 可編程邏輯模塊 CLB是達(dá)成模塊邏輯功能的根 本單元，它們 一般會(huì)有規(guī)則的組成一個(gè)陣列，均勻分布在 整個(gè)芯片 上 ；可編程輸入 /輸出模塊 IOB通常負(fù)責(zé)完成芯片 的邏輯與外部封裝腳的接口 工作 [5]；可編程互連資源包含大量不同長(zhǎng) 度的線段和 可編程連接開(kāi)關(guān)，它們 把 IOB之間或 IOB、 CLB之間 及 CLB之間銜 接起來(lái)，形 成 具備 特定功能的電路。 FPGA 設(shè)計(jì)流程 通常 ，一個(gè)比較大的 集成 項(xiàng)目應(yīng)采用 分層 方法：分為幾 大 模塊， 各 模塊之間定義好 接口， 而后各 模塊再 次細(xì)分來(lái) 具體實(shí)現(xiàn)，這就是 自頂向下 （ TOP DOWN）的設(shè)計(jì)流程 。 現(xiàn)今，自頂向下 的設(shè)計(jì)方法已 經(jīng) 被 普遍應(yīng)用。高層次設(shè)計(jì) 是 對(duì)系統(tǒng)的行為特性進(jìn)行定義 ， 一般 不 會(huì) 涉及 到 工藝 的實(shí)現(xiàn) ， 所以能夠 在廠家綜合庫(kù)的支持下， 綜合優(yōu)化工具把 高層次 的行為描述轉(zhuǎn)化為 針對(duì)某種工藝優(yōu)化的網(wǎng)絡(luò)表 [4]，促 使工藝轉(zhuǎn)化變得輕而 易舉。 南京大學(xué) 畢業(yè)論文 (設(shè)計(jì) ) 4 第三 章 Quartus II 簡(jiǎn)介 Quartus II 是由 Altera 公司 提供的 FPGA/CPLD 軟件 開(kāi)發(fā)集成環(huán)境， 21世紀(jì)初 被 Altera公司 推出，是 由 Altera公司 前一代 FPGA/CPLD 軟件 集成開(kāi)發(fā)環(huán)境 MAX+plus II 的 推陳出新的新產(chǎn)品 [2]，它的運(yùn)行 界面友好，使用 起來(lái)相當(dāng)便捷。整個(gè) 設(shè)計(jì)的 流程 都可以在 Quartus II 上 完成，它 為開(kāi)發(fā)者提供和 結(jié)構(gòu)無(wú)關(guān)的 開(kāi)發(fā)設(shè)計(jì)環(huán)境，讓 設(shè)計(jì)者 在設(shè)計(jì)中 能 夠進(jìn)行方便地設(shè)計(jì)輸入，迅速 處理和器件 模塊的編程。 Altera 公司 的 Quartus II 軟件為用戶 提供了完整的多平臺(tái)設(shè)計(jì) 開(kāi)發(fā) 環(huán)境， 可以完成種 種特定設(shè)計(jì)的需要， 同時(shí)它 也是單 個(gè) 芯片 的 可編程系統(tǒng)（ SOPC）設(shè)計(jì)的綜合性環(huán)境和 SOPE設(shè)計(jì)的開(kāi)發(fā) 工具。 由于 Quartus II 軟件 設(shè)計(jì)工具 內(nèi)部嵌有 Verilog HDL， VHDL 邏輯綜合器 ，因此它 完全支持 Verilog HDL， VHDL 的設(shè)計(jì)流程 [6]。 Quartus II 軟件支持分層次的設(shè)計(jì)，能夠 在一個(gè)新的輸入環(huán)境中對(duì)使用不 一樣的輸入設(shè)計(jì)方式實(shí)現(xiàn) 的 功能 模塊進(jìn)行調(diào)用， 因此 解決了 電路 原理圖與 HDL 混合輸入設(shè)計(jì)帶來(lái)的問(wèn)題。 當(dāng) 設(shè)計(jì) 的 輸入 完成以 后， Quartus II 軟件的編譯器會(huì)生成 設(shè)計(jì)輸入的錯(cuò)誤報(bào)告。 Quartus II 軟件具有卓越 的設(shè)計(jì)錯(cuò)誤定位器 功能 ，用 來(lái)確定文本 中 或 者 圖形設(shè)計(jì)中 產(chǎn)生 的錯(cuò)誤。對(duì)于使用 VHDL 的設(shè)計(jì)，不妨 使用 Quartus II 軟件自帶 的 RTL Viewer 觀測(cè) 綜合后的 RTL 圖 [2]。在進(jìn)行編譯后，可對(duì)設(shè)計(jì)進(jìn)行時(shí)序或功能仿真。在 進(jìn)行功能 仿真 之前，必需使 用波形編輯器 產(chǎn)生 一個(gè) 用來(lái) 激勵(lì) 波形 的 文件。 當(dāng)程序 編譯和 功能仿真檢測(cè)準(zhǔn)確后，即 可 通過(guò) Quartus II軟件自帶 的編程器 把下載信息下載到目標(biāo)器 件中 。 南京大學(xué) 畢業(yè)論文 (設(shè)計(jì) ) 5 第四 章 數(shù)字鐘總體設(shè)計(jì)方案 數(shù)字鐘的 基本 構(gòu)成 數(shù)字鐘 的基本計(jì)時(shí)功能是一個(gè)對(duì)標(biāo)準(zhǔn)秒脈沖 1Hz 的 計(jì)數(shù)電路。 因?yàn)?計(jì)數(shù) 從 0開(kāi)始，無(wú)法與當(dāng)前時(shí)間相同，所以 要在電路上 添加一個(gè)對(duì)時(shí)間校準(zhǔn)的電路。為了使 1Hz 的秒信號(hào)時(shí)鐘精準(zhǔn)， 通常使用石英晶體振蕩器電路構(gòu)成數(shù)字鐘。圖 41所示為數(shù)字鐘的一般構(gòu)成框圖。主要包括 分頻器電路，校時(shí)控制電路，校分控制電路和譯碼 顯示電路。 可以通過(guò)改變 控制邏輯電路 來(lái) 不斷 添加和 增強(qiáng)數(shù)字鐘的功能。 圖 41 數(shù)字鐘的一般構(gòu)成框圖 數(shù)字鐘的工作原理 數(shù)字鐘的時(shí)間基準(zhǔn) 是由 振蕩器產(chǎn)生 的 穩(wěn)定的高頻脈沖信號(hào) 生成的 ， 再經(jīng)過(guò) 分頻器 分頻，產(chǎn)生 標(biāo)準(zhǔn)秒脈沖 1hz。秒 的 計(jì)數(shù) 從 0開(kāi)始，計(jì)到 59后秒清零并 向分 的 計(jì)數(shù)器進(jìn)位，分計(jì)數(shù)器 在進(jìn)位來(lái)時(shí)加 1，計(jì)到 59后 分清零并 向小時(shí) 的 計(jì)數(shù)器進(jìn)位，小時(shí)計(jì)數(shù)器 在進(jìn)位來(lái)時(shí)加 1，計(jì)到 23后清零。當(dāng) 各計(jì)數(shù)器 計(jì)滿后一并 清零，重新進(jìn)行 計(jì)數(shù)。 各 計(jì)數(shù)器的輸出分別 送往 譯碼 顯示電路進(jìn)行譯碼顯示 。 當(dāng) 計(jì)時(shí) 不準(zhǔn)確存在誤差時(shí)，可以通過(guò) 校時(shí) 校分 電路 對(duì)小時(shí)， 分 鐘進(jìn)行校對(duì) 。 校時(shí) 控制信號(hào) 是 由按鍵 產(chǎn)生的 。 譯碼顯示電路由 譯碼器完成，顯示由 七段 數(shù)碼管 完 成。 南京大學(xué) 畢業(yè)論文 (設(shè)計(jì) ) 6 第五 章 數(shù)字鐘的具體 設(shè)計(jì)流程 及結(jié)果驗(yàn)證 本設(shè)計(jì)的頂層圖 本設(shè)計(jì)采用 自頂向下 （ TOP DOWN）的設(shè)計(jì)方法。 頂層圖如圖 51 所示。 圖 51 多功能數(shù)字鐘頂層圖 分頻模塊 晶體振蕩器是數(shù)字鐘的核心 部件 ， 振蕩器的 震蕩 頻率 精度和穩(wěn)定度確保 時(shí)鐘的 計(jì)時(shí)精確與 穩(wěn)定 [7]。 眾所周知， 石英晶體 頻 率 特性 是很 好 的 ， 它只選擇一個(gè) 頻率點(diǎn)的信號(hào)，其它信號(hào) 的頻率段都 會(huì)衰減 掉 ，因此 所提供的 振蕩電路輸出 信號(hào) 是極其精準(zhǔn)的 。然后 通過(guò)對(duì) 分頻電路 的設(shè)計(jì) ， 來(lái)分頻得到所需要的各個(gè)頻率， 其 設(shè)計(jì)流程 框圖如圖 52 所示。 圖 52 所需頻率產(chǎn)生的電路框圖 本 設(shè)計(jì) 使用的 實(shí)驗(yàn)板提供的 晶體振蕩器 為 一個(gè)頻率 精準(zhǔn)穩(wěn)定 的 50mHz 的方波信號(hào)， 它的 輸出 送給 分頻電路 進(jìn)行分頻 。 南京大學(xué) 畢業(yè)論文 (設(shè)計(jì) ) 7 分頻電路的 模塊 圖如圖 53 所示。 圖 53 分頻模塊圖 分頻模塊仿真波形如圖 54 所示。 圖 54 分頻仿真波形圖 由仿真波形圖分析可知：本設(shè)計(jì)使用的晶體振蕩器 clk 為 50MHz， clk 每 10個(gè)脈沖形成一個(gè)脈沖，把 50MHz 分為了 5MHz。由于 50MHz 太大，被分為更小的頻率從仿真圖無(wú)法看出。經(jīng)過(guò)分頻后輸出的 1khz 的動(dòng)態(tài)掃描信號(hào) clk1khz、100hz 的標(biāo)準(zhǔn)百分秒信號(hào) clk100hz、 5mhz 的整點(diǎn)報(bào)時(shí)信號(hào) clk5mhz、 8hz 的鬧鐘音樂(lè)信號(hào)、 1hz 的標(biāo)準(zhǔn)秒信號(hào) clk1hz。 按鍵去抖動(dòng) 模塊 本設(shè)計(jì)的實(shí)驗(yàn)板上使用的是產(chǎn)生負(fù)脈沖的接法，在按下然后立即松開(kāi)按鍵的過(guò)程中，前后沿抖動(dòng)的時(shí)間大約在 10ms 以內(nèi)。因此我們?cè)谠O(shè)計(jì)上用鐘頻為 500Hz（周期為 2ms）的 5 級(jí)寄存器加一個(gè)或門來(lái)避開(kāi)抖動(dòng)。 按鍵去抖動(dòng)的電路原理圖如圖 55 所示。 南京大學(xué) 畢業(yè)論文 (設(shè)計(jì) ) 8 圖 55 按鍵去抖動(dòng)電路原理圖 該模塊用來(lái)判斷是否有按鍵按下， 當(dāng)有按鍵按下時(shí)， 要消除按鍵產(chǎn)生的抖動(dòng) 。功能的實(shí)現(xiàn)方案 是判斷是否有按鍵按下， 若有 按鍵按下 ， 則 需要延時(shí)一段時(shí)間來(lái)消除抖動(dòng)，等到 抖動(dòng) 過(guò)去之后再判斷信號(hào)， 若依然存在 低電平信號(hào)， 那就斷定有按鍵按下，然后產(chǎn)生 有按鍵按下的信號(hào)。 按鍵去抖動(dòng)的模塊圖 如圖 56 所示。 圖 56 按鍵去抖動(dòng)模塊圖 按鍵去抖動(dòng) 仿真波形如圖 57 所示 。 圖 57 按鍵去抖動(dòng)仿真波形圖 由仿真波形圖分析可知：當(dāng)按鍵按下時(shí)，存在一段抖動(dòng)信號(hào)，在抖動(dòng)過(guò)后按鍵仍處于按下?tīng)顟B(tài)，此時(shí)確認(rèn)按鍵已按下，滿足了設(shè)計(jì)要求。 時(shí)鐘模塊 時(shí)鐘模塊是多功能數(shù)字鐘的主要部分，此次 設(shè)計(jì)的時(shí)鐘模塊包括： 時(shí)鐘計(jì)時(shí)南京大學(xué) 畢業(yè)論文 (設(shè)計(jì) ) 9 功能 ，模式切換功能，校時(shí)控制功能，鬧鐘設(shè)定功能以及 數(shù)字跑表功能。時(shí)鐘模塊的邏輯框 圖如圖 58 所示。 圖 58 時(shí)鐘模塊圖 模式切換功能 模式切換功能主要完成數(shù)字鐘的不同模式之間切換的工作，可以手動(dòng)切換模式，使數(shù)字鐘顯示當(dāng)前設(shè)定的模式。仿真波形如圖 59 所示。 圖 59 模式切換仿真波形圖 由仿真波形圖分析可知： key[0]為模式切換功能鍵。當(dāng) key[0]為 0 時(shí)， mode依次從 0（時(shí)鐘計(jì)數(shù)模式）切換為 1（鬧鐘設(shè)定模式）、 2（校時(shí)控制模式）、 3（秒表模式），其結(jié)論符合模式切換的規(guī)律，邏輯電路設(shè)計(jì)正確。 時(shí)鐘計(jì)數(shù)功能 時(shí)鐘計(jì)數(shù)功能完成數(shù)字鐘的正常計(jì)數(shù)工作，使數(shù)字鐘 顯示當(dāng)前的時(shí)間。仿真波形如圖 510 所示。 南京大學(xué) 畢業(yè)論文 (設(shè)計(jì) ) 10 圖 510 時(shí)鐘計(jì)數(shù) 仿真波形圖 由仿真波形圖分析可知： mode 為 0，當(dāng)前模式為時(shí)鐘計(jì)數(shù)模式。秒計(jì)數(shù)從00 開(kāi)始，記到 59 秒后清零，分鐘加 1。分鐘 計(jì)數(shù)從 00 開(kāi)始， 記到 59 后 分 清零，小時(shí)加 1，小時(shí) 計(jì)數(shù)從 00 開(kāi)始， 記到 23 后時(shí)清零。 其計(jì)數(shù)規(guī)律 符合正常計(jì)時(shí)，邏輯電路 的 設(shè)計(jì) 是 正確 的 。 校時(shí)控制 功能 校時(shí)控制功能完成對(duì)數(shù)字鐘不精確時(shí)的校對(duì)時(shí)間工作，可以手動(dòng)校準(zhǔn)時(shí)間，使數(shù)字鐘顯示當(dāng)前準(zhǔn)確的時(shí)間。仿真波形如圖 511 所示。 圖 511 校時(shí)控制仿真波形圖 由仿真波形 圖分析可知： key[0]為模式切換功能鍵， key[1]為校時(shí)校分選擇鍵， key[2]為時(shí)間校準(zhǔn)鍵。當(dāng) key[0]為 0 時(shí)， mode 依次從 0（時(shí)鐘計(jì)數(shù)模式）切換為 1（鬧鐘設(shè)定模式）、 2（校時(shí)控制模式），系統(tǒng)處于校時(shí)控制模式下。當(dāng) key[1]為 0 時(shí)， ledjm 變?yōu)?0，校分指示燈點(diǎn)亮，按下 key[2]對(duì)分鐘進(jìn)行校對(duì)，當(dāng) key[1]再次為 0 時(shí)， ledjh 變?yōu)?0，校時(shí)指示燈點(diǎn)亮，按下 key[2]對(duì)小時(shí)進(jìn)行校對(duì)。當(dāng)進(jìn)入時(shí)鐘計(jì)數(shù)模式，分鐘，小時(shí)正常計(jì)數(shù)。結(jié)論 與 校時(shí)校分的規(guī)律 相符 ，邏輯電路的 設(shè)計(jì) 是 正確 的 。 鬧鐘設(shè) 定功能 鬧鐘設(shè)定功能完成數(shù)字鐘設(shè)置鬧鐘時(shí)間工作，可以手動(dòng)進(jìn)行鬧鐘時(shí)間的設(shè)定，仿真波形如圖 512 所示。 圖 512 鬧鐘設(shè)定仿真波形圖 南京大學(xué) 畢業(yè)論文 (設(shè)計(jì) ) 11 由仿真波形圖分析可知： key[0]為模式切換功能鍵， key[1]為校時(shí)校分選擇鍵， key[2]為時(shí)間校準(zhǔn)鍵。當(dāng) key[0]為 0 時(shí)， mode 從 0（時(shí)鐘計(jì)數(shù)模式）切換為1（鬧鐘設(shè)定模式），系統(tǒng)處于鬧鐘設(shè)定模式下。當(dāng) key[1]為 0 時(shí)， l