【正文】 南京大學(xué) 畢 業(yè) 論 文（設(shè) 計） 作 者 : 學(xué) 號： 系 部 : 專 業(yè) : 電子信息科學(xué)與技術(shù) （方 向） : 題 目 : 多功能 數(shù)字鐘 指導(dǎo)老 師 王懷登 講師 /碩士 提交日期 2022 年 5 月 12 日 南京大學(xué) 畢業(yè)論文 (設(shè)計 ) i 摘 要 近 年 來，科學(xué)技術(shù)發(fā)展飛速，人們的生活質(zhì)量也不斷提高。傳統(tǒng)的時鐘已經(jīng)無法滿足現(xiàn)代人的生活要求。 多功能數(shù)字鐘 無論 在 形態(tài) 還是在 性能 上都 改變了原有的風(fēng)格。 本 次 設(shè)計 基于原始的數(shù)字鐘，在此基礎(chǔ)上增加了諸項功能。不僅具備時，分，秒計數(shù) 功能， 另外增加了校時功能，整點報 時功能， 鬧鐘功能以及 數(shù)字跑表 功能。設(shè)計 中 采用 了 EDA 技術(shù)， 使用 硬件描述語言 Verilog HDL 對各大功能模塊的邏輯功能進行代碼編寫。于 QuartusII 軟件環(huán)境下， 采用層次化設(shè)計與模塊化設(shè)計的方法，由各個功能 模塊 連接 建 立頂層圖，構(gòu)成 基于 FPGA 的多功能數(shù)字鐘。 設(shè)計實驗板的主芯片為 EP3C25Q240C8， 多功能數(shù)字鐘 由分頻 器模塊， 時鐘 計數(shù)模塊，校時控制模塊，鬧鐘模塊，整點報時與音樂演奏模塊，數(shù)據(jù)選擇模塊，譯碼 顯示 模塊，按鍵去抖動模塊和數(shù)字跑 表模塊 構(gòu) 成。經(jīng) 過程序 編譯和 模塊 仿真，在實驗板上 下載驗證 ，該系統(tǒng)可 以完成時，分， 秒 的正常 顯示， 通過按鍵切換功能模式，進入鬧鐘時間設(shè)定，校時，數(shù)字跑表模式?？梢允謩诱{(diào)整時間，設(shè)定鬧鐘及數(shù)字跑表計時。 關(guān)鍵詞 ： FPGA； Verilog HDL； 數(shù)字鐘 ； 南京大學(xué) 畢業(yè)論文 (設(shè)計 ) ii THE DIGITAL CLOCK WITH STOPWATCH FUCTION ABSTRACT In recent years, the rapid development of science technology, quality of life is also rising. Traditional clock has been unable to meet the requirements of modern life. Both in the form of multifunction digital clock or in the performance has changed the original style. The design is based on the original digital clock, on the basis of it increased various functions. Not only have the time, minutes, seconds count function, also add the function of adjusting time, the whole point timekeeping function, alarm function and digital stopwatch functions. EDA technology used in the design, using Verilog HDL hardware description language for logic functions in major functional modules of code to write. Under Quartus II software environment, using hierarchical design methods and modular design, the top chart established by the various functional modules connecting each other, constitute FPGAbased multifunctional digital clock. The main system chip of design experiment board is EP3C25Q240C8, multifunctional digital clock is posed of the divider module, the clock counting module, the adjust time control module, the alarm module, the whole point timekeeping and music module, the data selection module, the decoding module, the key to jitter module and digital stopwatch module. After the program piled and module simulation, download on the breadboard validation, The system can plete hours, minutes, seconds display properly, through the key switch function mode, enter the alarm time setting, adjustment time, digital stopwatch mode. You can adjust the time manually, set the alarm and digital stopwatch timer. Keywords： FPGA； Verilog HDL； Digital clock； 南京大學(xué) 畢業(yè)論文 (設(shè)計 ) iii 目 錄 摘 要 ................................................................... i ABSTRACT................................................................ ii 第一章 緒 論 ........................................................... 1 基于 FPGA 數(shù)字鐘的背景和意義 ...................................... 1 課題的研究方法和相關(guān)技術(shù)的發(fā)展 ................................... 1 本文的研究目的和主要研究內(nèi)容 ..................................... 2 第二章 FPGA 簡介 ........................................................ 3 FPGA 的原理與基本結(jié)構(gòu) ............................................ 3 FPGA 設(shè)計流程 .................................................... 3 第三章 Quartus II 簡介 .................................................. 4 第四章 數(shù)字鐘總體設(shè)計方案 ............................................... 5 數(shù)字鐘的基本構(gòu)成 ................................................. 5 數(shù)字鐘的工作原理 ................................................. 5 第五章 數(shù)字鐘的具體設(shè)計流程 ............................................. 6 本設(shè)計的頂層圖 ................................................... 6 分頻模塊 ......................................................... 6 按鍵去抖動模塊 ................................................... 7 時鐘模塊 ......................................................... 8 模式切換功能 ............................................... 9 時鐘計數(shù)功能 ............................................... 9 校時控制功能 .............................................. 10 鬧鐘設(shè)定功能 .............................................. 10 數(shù)字跑表功能 .............................................. 11 數(shù)據(jù)選擇模塊 .................................................... 11 譯碼顯示模塊 .................................................... 13 鬧鐘音樂模塊 .................................................... 14 整點報時與音樂演奏模塊 .......................................... 15 結(jié)束語 .................................................................. 17 南京大學(xué) 畢業(yè)論文 (設(shè)計 ) iv 致謝 .................................................................... 18 參考文獻 ................................................................ 19 附錄 A FPGA 器件 EP3C25_V5 電路板 ......................................... 21 附錄 B 本設(shè)計使用的 EP3C25_V5 管腳配置文件 ............................... 22 程序源代碼 .............................................................. 23 南京大學(xué) 畢業(yè)論文 (設(shè)計 ) 1 第一章 緒 論 基于 FPGA 數(shù)字鐘的背景和意義 現(xiàn) 今 的 電子產(chǎn)品 要求功能要多樣，體積越小越好，且功耗應(yīng)達到最低 [1]。這與傳統(tǒng)電子產(chǎn)品最主要的 區(qū)別是使用 了大量的 可編程邏輯器件， 這就 提高 了產(chǎn)品的性能，縮小了體積，降低了功耗 。同時 通過先進的 計算機技術(shù)，縮短 了產(chǎn)品的研發(fā)周期。 本設(shè)計采用的 EDA 技術(shù) 符合 現(xiàn)代 先進 電子技術(shù)的 諸多 要求， 是設(shè)計研發(fā)電子產(chǎn)品的 新 興 技術(shù)。 若 人們 的 日常生活中 沒有時鐘去提醒時間 ， 造成的后果是難以想象的。數(shù)字鐘的應(yīng)用非常廣泛，主要用于 家庭 生活，以及長途車站，機場， 辦公室 ，碼頭 等公共場所， 為 人們的生活 起居，學(xué)習(xí)工作和 娛樂 提供了很 大的方便。 數(shù)字鐘采用的 石英技術(shù) 和 集成電路技術(shù) 促使其計時精確且 性能 非常穩(wěn)定，同時 攜帶 起來也非常便捷 。 數(shù)字鐘 所采用的是 數(shù)字電路技術(shù) 去實現(xiàn)時，分， 秒 的精確計時，比 機械式時鐘 更 具 直觀性 和 精準性 ， 同時它的 使用壽命 更長 ，因此使用 及其廣泛 。 數(shù)字鐘不僅使鐘表數(shù)字化，而且增加了原始 鐘表 不具備的諸多功能， 諸如 鬧 鐘功能，數(shù)字跑表計時功能和整點報時功能等。 這些都是 基于 鐘表數(shù)字化的。 所以 ， 對 數(shù)字鐘的研究 以及 拓展 其 功能 應(yīng)用 很有現(xiàn)實 意義。 課題的研究方法和相關(guān)技術(shù)的發(fā)展 基于 FPGA 原理的理論知識 ，結(jié)合數(shù)字鐘的相關(guān)書籍 的查找 ， 對 數(shù)字鐘的 基本 結(jié)構(gòu) 進行分析，利 用 QuartusII 軟件仿真，驗證 了理論與 仿真結(jié)果的一致性。在編譯和仿真測試正確 后， 由 QuartusII 軟件 提供的編程器 將信息下載 至目標器件 ， 對研究結(jié)果進行驗證 。 本 課題研究把 Verilog HDL 硬件描述語言 與 可編程邏輯器件 相 結(jié)