【正文】 數(shù)字鐘的設(shè)計(jì) 9 二十四進(jìn)制計(jì)數(shù)器程序： LIBRARY IEEE。 END PROCESS。 END IF。 C=39。139。 ELSIF RISING_EDGE(CLK) THEN IF COUNT = 1001 THEN COUNT = 0000。 C=39。039。 BEGIN DOUT = COUNT。 END COUNTER10。 DOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 攀枝花學(xué)院課程設(shè)計(jì)論文 數(shù)字鐘的設(shè)計(jì) 8 RESET : IN STD_LOGIC。 USE 。 USE 。 十進(jìn)制計(jì)數(shù)器模塊 對(duì)秒和分的個(gè)位進(jìn)行計(jì)數(shù)，計(jì)滿 10 便變?yōu)?0，并產(chǎn)生進(jìn)位。 END PROCESS。 END IF。 C=39。139。 ELSIF RISING_EDGE(CLK) THEN IF COUNT=101 THEN COUNT=000。 C=39。039。 攀枝花學(xué)院課程設(shè)計(jì)論文 數(shù)字鐘的設(shè)計(jì) 7 BEGIN DOUT = COUNT。 END COUNTER6。 DOUT : OUT STD_LOGIC_VECTOR(2 DOWNTO 0)。 RESET : IN STD_LOGIC。 USE 。 USE 。 六進(jìn)制計(jì)數(shù)器模塊 對(duì)秒和分的十位進(jìn)行計(jì)數(shù)，計(jì)數(shù)滿六便變?yōu)?0，產(chǎn)生進(jìn)位。 END PROCESS。 END IF。039。 Q=0。 ELSIF Q=9 THEN F=39。139。) THEN Q=0。) THEN IF(RESET=39。EVENT AND CLK=39。 ARCHITECTURE ART OF DIV IS SIGNAL Q: INTEGER RANGE 0 TO 10。 F: OUT STD_LOGIC)。 USE 。 圖 4 分頻電路模塊 分頻器程序： LIBRARY IEEE。 圖 3 秒信號(hào)產(chǎn)生電路框圖 本系統(tǒng)使用的晶體振蕩器電路給數(shù)字鐘提供一個(gè)頻率穩(wěn)定準(zhǔn)確 的 12MHz 的方波信號(hào)，其輸出至分頻電路。因此 ， 這種振蕩電路輸出的是準(zhǔn)確度極高的信號(hào)。 各模塊的模塊圖和功能 分頻器模塊 晶體振蕩器是構(gòu)成數(shù)字式時(shí)鐘的核心，振蕩器的穩(wěn)定度及頻率的精度決定了攀枝花學(xué)院課程設(shè)計(jì)論文 數(shù)字鐘的設(shè)計(jì) 5 數(shù)字鐘計(jì)時(shí)的準(zhǔn)確程度，它保證了時(shí)鐘的走時(shí)準(zhǔn)確及穩(wěn)定。 攀枝花學(xué)院課程設(shè)計(jì)論文 數(shù)字鐘的設(shè)計(jì) 4 3 設(shè)計(jì)方案 設(shè)計(jì)思路 采用分模塊設(shè)計(jì)的方法，再用一個(gè)頂層文件將各模塊聯(lián)系起來如圖 2 所示。如果仿真結(jié)果達(dá)不到設(shè)計(jì)要求，就修改 VHDL 源代碼或選擇不同速度和品質(zhì)的器件，直至滿足設(shè)計(jì)要求。 ，產(chǎn)生多項(xiàng)設(shè)計(jì)結(jié)果：（ a）適配報(bào)告，包括芯片內(nèi)部資源利用情況，設(shè)計(jì)的布爾方程描述情況等；（ b）適配后的仿真模型；（ c）器件編程文件。一般的設(shè)計(jì)，也可略去這一步驟。綜合優(yōu)化是針對(duì) ASIC 芯片供應(yīng)商的某一產(chǎn)品系列進(jìn)行的，所以綜合的過程要在相應(yīng)的廠家綜合庫的支持下才能完成。一般情況下，這一仿真步驟可略去。 ，主要是檢驗(yàn)系統(tǒng)功能設(shè)計(jì)的正確性。此外，還可以采用圖形輸入方式（框圖、狀態(tài)圖等），這種輸入方式具有直觀、容易理解的優(yōu)點(diǎn)。 圖 1 CPLD/FPGA系統(tǒng)設(shè)計(jì)流程 攀枝花學(xué)院課程設(shè)計(jì)論文 數(shù)字鐘的設(shè)計(jì) 3 流程說明： “自頂向下”的設(shè)計(jì)方法進(jìn)行系統(tǒng)劃分。高層次設(shè)計(jì)只是定義系統(tǒng)的行為特征，可以不涉及實(shí)現(xiàn)工藝，因此還可以在廠家綜合庫的支持下，利用綜合優(yōu)化工具將高層次描述轉(zhuǎn)換成針對(duì)某種工藝優(yōu)化的網(wǎng)絡(luò)表，使工藝轉(zhuǎn) 化變得輕而易舉。 一般說來，一個(gè)比較大的完整的項(xiàng)目應(yīng)該采用層次化的描述方法：分為幾個(gè)較大的模塊，定義好各功能模塊之間的接口，然后各個(gè)模塊再細(xì)分去具體實(shí)現(xiàn)，這就是 TOP DOWN（自頂向下）的設(shè)計(jì)方法。秒計(jì)數(shù)器滿 60 后向分計(jì)數(shù)器進(jìn)位，分計(jì)數(shù)器滿 60 后向小時(shí)計(jì)數(shù)器進(jìn)位，小時(shí)計(jì)數(shù)器按照“ 24 翻 0”規(guī)律計(jì)數(shù)。 該系統(tǒng)是基于 FPGA 的設(shè)計(jì)，采用 VHDL 進(jìn)行系統(tǒng)功能描述，采用自頂向下的設(shè)計(jì)方法，用 QUARTUSⅡ軟件進(jìn)行仿真測(cè)試。采用 1HZ 的基準(zhǔn)信號(hào)產(chǎn)生 1S 的基準(zhǔn)時(shí)間，秒的個(gè)位加到 10 就向秒的十位進(jìn)一，秒的十位加到 6 就向分的個(gè)位進(jìn)一，分的個(gè)位加到 10 就向分的十位進(jìn)一，分的十位加到 6 就向時(shí)進(jìn)一。多功能數(shù)字鐘不管在性能還是在樣式上都發(fā)生了質(zhì)的變化，有電子鬧鐘、數(shù)字鬧鐘等等。數(shù)字化的鐘表給人們帶來了極大的方便。在這快速發(fā)展的年代，時(shí)間對(duì)人們來說是越來越寶貴，在快節(jié)奏的生活時(shí)，人們往往忘記了時(shí)間，一旦遇到重要的事情而忘記了時(shí)間，這將會(huì)帶來很大的損失。新 產(chǎn)品、新技術(shù)層出不窮，電子技術(shù)的發(fā)展更是日新月異。 關(guān)鍵詞 數(shù)字鐘 ,硬件描述語言 ,VHDL,FPGA 攀枝花學(xué)院課程設(shè)計(jì)論文 數(shù)字鐘的設(shè)計(jì) II Abstract The design for a multifunctional digital clock, with hours, minutes and seconds count display to a 24hour cycle count。 系統(tǒng)由時(shí)鐘模塊、控制模塊、計(jì)時(shí)模塊、數(shù)據(jù)譯碼模塊、顯示以及組成。 數(shù)字鐘的設(shè)計(jì) 學(xué)生姓名： XXX 學(xué)生學(xué)號(hào)： 2020XXXX 院（系）： 電氣信息工程學(xué)院 年級(jí)專業(yè)： 20XX 級(jí)電子信息工程班 小 組： XXXX 指導(dǎo)教師： XXXX 二零 XX 年 X 月 XX 日攀枝花學(xué)院課程設(shè)計(jì)論文 數(shù)字鐘的設(shè)計(jì) I 摘 要 本設(shè)計(jì)為一個(gè)多功能的數(shù)字鐘，具有時(shí)、分 、秒計(jì)數(shù)顯示功能，以 2