畢業(yè)論文設(shè)計eda課設(shè)數(shù)字鐘-全文預(yù)覽
【正文】 30|31|32|33|34|35|36|37|38|39 =shi=3。 procedure sec_min_hour(signal n:in integer range 0 to 59。 when 9= seg7:=x90。 when 5= seg7:=x92。 when 1= seg7:=xf9。signal shi,ge:out integer)。use 。加了個自動翻屏，畢竟有時候并不想動手去看日期，自動翻屏的目的是想讓日期從下往上浮動，可惜不是16*16的點陣，效果不佳。連線時也遇到過小小的麻煩，比如剛開始總線不知怎么解決，PIN_NAME不知道怎么命名。通過數(shù)碼管顯示可知本設(shè)計可以實現(xiàn)基本的時、分、秒及年、月、日的計數(shù)，通過按鍵和撥碼開關(guān)的配合可以實現(xiàn)時、分、秒和年、月、日的校準(zhǔn)以及顯示翻屏。圖52 七段譯碼模塊仿真波形圖 硬件調(diào)試經(jīng)過調(diào)試，仿真結(jié)果正確后，將sof文件轉(zhuǎn)換成固化到芯片的適合JTAG下載的jic文件。圖41 數(shù)字鐘編譯報告5 電路仿真與硬件調(diào)試 電路仿真經(jīng)過嘗試,發(fā)現(xiàn)數(shù)字鐘的設(shè)計用波形仿真看到與實際相符的數(shù)據(jù)很困難，因為50M的時鐘要分成1HZ的時鐘，1000HZ的時鐘，分在秒跳動60才跳一次，時在分跳動60才跳一次，受到simulator tool 工作界面的限制，并不能完整的觀察到時分秒，年月日的信息，因此只選擇的clock模塊的進(jìn)行了仿真。圖313 八段譯碼 數(shù)字鐘設(shè)計總原理圖利用至頂向下的設(shè)計方法，新建一個Block Diagram，在Quartus Ⅱ環(huán)境下連接各模塊組成數(shù)字鐘的總原理圖如圖314所示。元件符號如圖312所示。元件符號如圖311所示。 圖36 年個位計數(shù)器 圖37 年十位計數(shù)器 圖38 年百位計數(shù)器元件 圖39 年千位計數(shù)器元件符號 同時，本設(shè)計中還需要設(shè)計一個8進(jìn)制計數(shù)器用來提供七段數(shù)碼管的位選碼和數(shù)據(jù)選擇器的狀態(tài)信號。圖34 日30進(jìn)制計數(shù)器月12進(jìn)制計數(shù)模塊的時鐘信號為日計數(shù)模塊的進(jìn)位信號，其通過一個置數(shù)端對其調(diào)整。UP信號為低電平時，顯示時分秒。下圖33 是將60進(jìn)制計數(shù)模塊、分60進(jìn)制計數(shù)模塊、時24進(jìn)制計數(shù)模塊融合為一個模塊。圖31 分頻器 按鍵消抖電路模塊通常的按鍵所用開關(guān)為機(jī)械彈性開關(guān)，當(dāng)機(jī)械觸點斷開、閉合時，電壓信號并不穩(wěn)定，由于機(jī)械觸點的彈性作用，一個按鍵開關(guān)在閉合時不會馬上穩(wěn)定地接通，在斷開時也不會一下子斷開。只要保證每一位顯示的時間間隔不要太大，利用人眼的視覺暫留的現(xiàn)象，就可以造成各位數(shù)據(jù)同時顯示的假象。秒脈沖可以通過分頻電路得到。振蕩器產(chǎn)生穩(wěn)定的高頻脈沖信號，作為數(shù)字鐘的時間基準(zhǔn)，然后經(jīng)過分頻器輸出標(biāo)準(zhǔn)秒脈沖。（2）利用對生活中熟悉的電子表，用語言設(shè)計相似功能的數(shù)字鐘。[2]本設(shè)計是通過對數(shù)字鐘個組要組成部分的VHDL源程序編程和頂層文件的生成來實現(xiàn)的。關(guān)鍵詞：Quartus Ⅱ；VHDL；數(shù)字鐘；AbstractEDA technology in the 21 century has achieved great success. In the simulation and design two aspects of hardware description language support standard function more and more powerful, software and hardware technology also further got fusion, in the electronics industry industry field, technology and design application field has been further sure, making plex electronic system design and validation tend to be simple.[1]The design is by Quartus Ⅱ software, VHDL language programming and CPLD chip to achieve a mon digital clock, the digital clock according to a control keys can choose to display hours, minutes and seconds or year, month, day, and can display scroll off. This design using 6 LED digital tube display hours, minutes and seconds, but with the 8bit LED digital tube display year, month, day, at the same time can be adjusted through the DIP switches hour, minute, year, month and day, and on the seconds to Clear.Keywords：Quartus Ⅱ；VHDL；Digital Clock；1 緒論FPGA（現(xiàn)場可編程門陣列）和CPLD（復(fù)雜可編程邏輯器件）都是可編程邏輯器件，他們是在PAL,GAL等邏輯器件的基礎(chǔ)上發(fā)展起來的。指導(dǎo)教師簽名： 年 月 日系主任（或責(zé)任教師）簽名： 年 月 日目 錄摘 要 IAbstract II1 緒論 12 設(shè)計內(nèi)容及要求 1 1 1 設(shè)計任務(wù)及要求 1 23 數(shù)字鐘的設(shè)計 4 設(shè)計原理與方法 4 單元模塊設(shè)計 4 分頻計模塊設(shè)計 4 消抖電路模塊設(shè)計 5 計數(shù)器模塊設(shè)計 5 鬧鐘及蜂鳴器設(shè)計 7 多路復(fù)用器模塊設(shè)計 8 八段譯碼模塊設(shè)計 8 數(shù)字鐘設(shè)計總原理圖 84 編譯報告 8 設(shè)計原理與方法 85 電路仿真與硬件調(diào)試 9 電路仿真 9 硬件調(diào)試 106 總結(jié)與心得體會 10參考文獻(xiàn) 11附錄 12摘 要EDA技術(shù)在進(jìn)入21世紀(jì)后，得到了更大的發(fā)展。 2012 年 6 月 12日至 2012 年 6 月 15日查閱相關(guān)資料，學(xué)習(xí)電路的工作原理。技術(shù)要求：（1）設(shè)計一個6位LED動態(tài)掃描顯示的數(shù)字鐘，根據(jù)一個控制鍵能選擇顯示時、分、秒或年、月、日；（2）通過撥碼開關(guān)可以進(jìn)行時、分、年、月、日的調(diào)整，可以實現(xiàn)翻屏；查閱至少5篇參考文獻(xiàn)。 要求完
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