基于fpga的數(shù)字示波器-全文預(yù)覽
【正文】 E FPGA 所驅(qū)動(dòng)，Analog Device 公司的 ADV7123 三通道 10 位（僅高八位連接到 FPGA）高速視頻 DAC 芯片用來將輸出的數(shù)字信號(hào)轉(zhuǎn)換為模擬信號(hào)（R,G,B）。Nios II軟核在對(duì)數(shù)據(jù)進(jìn)行處理后，送入VGA顯示的RAM中。軟件部分主要就是存放在啟動(dòng)延遲模塊中ROM的代碼，此代碼主要是檢測(cè)啟動(dòng)延遲模塊中控制寄存器2的第0位是否為1。Avalon交換式總線可以通過調(diào)用SOPC Builder設(shè)計(jì)軟件自動(dòng)生成。Nios Ⅱ處理器核 Nios Ⅱ處理器系列由三個(gè)不同的內(nèi)核組成，可以靈活地控制成本和性能，從而擁有廣泛的應(yīng)用空間。允許系統(tǒng)進(jìn)行DMA操作，提高數(shù)據(jù)的傳輸速度。AD的數(shù)據(jù)通過處理后形成連續(xù)不斷的數(shù)據(jù)流，F(xiàn)IFO存儲(chǔ)器對(duì)連續(xù)的數(shù)據(jù)流進(jìn)行緩存，防止在進(jìn)機(jī)和存儲(chǔ)操作時(shí)丟失數(shù)據(jù)；同時(shí)，因?yàn)锳D芯片產(chǎn)生的數(shù)據(jù)頻率達(dá)到了65MHz，需要將處理的數(shù)據(jù)的頻率降低，才能用于后續(xù)的處理。FIFO是First In/FirstOut的縮寫，是先入先出的意思。因?yàn)閷?duì)于16位寬的FIFO隊(duì)列，輸入數(shù)據(jù)位為十四位，當(dāng)棧滿輸出時(shí)，第一個(gè)16位輸出數(shù)據(jù)將是第一個(gè)14位輸入數(shù)據(jù)與第二個(gè)輸入數(shù)據(jù)中的高兩位。該模塊采用直接測(cè)頻法對(duì)信號(hào)的周期進(jìn)行檢測(cè)，在精確規(guī)定計(jì)數(shù)允許周期T內(nèi)使能計(jì)數(shù)器，對(duì)被測(cè)信號(hào)的周期（脈沖）數(shù)進(jìn)行計(jì)數(shù)，計(jì)數(shù)允許周期T的長(zhǎng)度決定了被測(cè)信號(hào)頻率的范圍。測(cè)周期法如下圖所示，需要有基準(zhǔn)系統(tǒng)時(shí)鐘頻率Fs，在待測(cè)信號(hào)一個(gè)周期Tx內(nèi)，記錄基準(zhǔn)系統(tǒng)時(shí)鐘頻率的周期數(shù)Ns，則被測(cè)頻率可表示為:AD9248的模擬電壓的輸入范圍為1Vpp 至2Vpp，其帶寬可以達(dá)到500MHz 3dB。V、14位、20/40/652％）b) 測(cè)量頻率范圍：0～4MHzc) 電壓檢測(cè)：02Vppd) 水平靈敏度：e) 垂直靈敏度： v/div 、1v/divf) AD采樣率：65MHzg) 存儲(chǔ)深度：512h) 通道：雙通道 高速A/D采集經(jīng)過模擬信號(hào)調(diào)理電路后的信號(hào)，采樣值送入FPGA內(nèi)緩存，經(jīng)過相應(yīng)數(shù)據(jù)處理后，ARM把數(shù)據(jù)取走。處理后的數(shù)據(jù)進(jìn)入FIFO，這塊FIFO用來做一級(jí)緩沖，一直在采樣，采樣滿會(huì)直接溢出，就是說FIFO一直都會(huì)存在數(shù)據(jù)，接著數(shù)據(jù)會(huì)傳到第二塊FIFO，這塊FIFO有一個(gè)觸發(fā)電路控制，控制進(jìn)行數(shù)據(jù)采樣。輸入信號(hào)第二路送入FPGA板的一個(gè)串口，通過頻率計(jì)算模塊計(jì)算該信號(hào)的頻率。當(dāng)信號(hào)進(jìn)入數(shù)字存儲(chǔ)示波器時(shí)，首先對(duì)信號(hào)進(jìn)行前置處理，然后將按一定的時(shí)間間隔對(duì)信號(hào)電壓進(jìn)行采樣，之后對(duì)這些采樣值進(jìn)行數(shù)字化，即通過AD轉(zhuǎn)換器變換得到代表每一個(gè)實(shí)際電壓的二進(jìn)制數(shù)字，進(jìn)一步把這些數(shù)字貯存在存儲(chǔ)器中，最終根據(jù)數(shù)字大小按一定比例把每一個(gè)采樣點(diǎn)重現(xiàn)在顯示器上，這樣就能看到清晰的波形。采用FPGA與單片機(jī)來實(shí)現(xiàn)，主要是利用單片機(jī)進(jìn)行一些外部接口的監(jiān)控，對(duì)鍵盤電路和顯示電路實(shí)時(shí)更新，減輕FPGA主控的任務(wù)。在整個(gè)數(shù)值示波器的設(shè)置中，通過采樣數(shù)據(jù)然后存儲(chǔ)，再做相應(yīng)的數(shù)據(jù)處理，執(zhí)行相關(guān)任務(wù)，完全可以實(shí)現(xiàn)示波器的基本功能，設(shè)計(jì)可行性非常高。存儲(chǔ)器中貯存的數(shù)據(jù)用來在示波器的屏幕上重建信號(hào)波形。這個(gè)過程稱為數(shù)字化。系統(tǒng)最大限度地利用了FPGA的高速數(shù)字信號(hào)處理能力以及眾多硬核和軟核內(nèi)嵌的特性，降低了成本和開發(fā)難度，且性能優(yōu)良。論文題目：基于FPGA的數(shù)字示波器 3 3 4 4 4 4 4 5 5 5 6 6 6 6 8 8 8 9 9 II軟核模塊 9 10 1213. Nios II軟件實(shí)現(xiàn) 12 12 14 14 22 22 隨著信息技術(shù)的發(fā)展，對(duì)信號(hào)的測(cè)量技術(shù)要求越來越高，示波器的使用越來越廣泛。設(shè)計(jì)提出一個(gè)經(jīng)過優(yōu)化的數(shù)據(jù)采集方法，輔以FPGA為主控制器和必備的外圍電路完成了基于FPGA的數(shù)字存儲(chǔ)示波器的設(shè)計(jì)。然后用一個(gè)模/數(shù)變換器（ADC）對(duì)這些采樣值進(jìn)行變換從而生成代表每一個(gè)采樣電壓的二進(jìn)制字。對(duì)于一般使用情況來說，采樣速率的范圍從每秒 20 兆次（20MS/s）到 200MS/s。示波器原理框圖如下：以可編程器件FPGA為主控來實(shí)現(xiàn)整個(gè)系統(tǒng)，設(shè)計(jì)時(shí)電路相對(duì)簡(jiǎn)潔，因?yàn)镕PGA的可編程性適用于模塊化設(shè)計(jì)，內(nèi)部集成大量電路模塊，如A/D轉(zhuǎn)換器，鎖相環(huán)，甚至有些FPGA內(nèi)部嵌入ARM相關(guān)處理器，DSP模塊，電源模塊，所以FPGA可以實(shí)現(xiàn)DSP相關(guān)算法，可以做大量運(yùn)算，并且它的處理速度由于其并行性，在協(xié)調(diào)多個(gè)模塊的工作時(shí)候非常方便，控制能力強(qiáng)。但是DSP在與外圍電路接口的時(shí)候，比如說LCD顯示和鍵盤進(jìn)行通信時(shí)候，因?yàn)镈SP速度非常快，而LCD顯示器和鍵盤電路比較慢，會(huì)造成資源浪費(fèi)。綜上，直接采用FPGA為主控芯片，資源足夠豐富，就能很好地滿足設(shè)計(jì)需求，不需要再多的控制器，因此直接選用方案一。時(shí)鐘電路為高速AD轉(zhuǎn)換器和FIFO存儲(chǔ)器提供不同的頻率信號(hào),作為不同水平掃描時(shí)的采樣時(shí)鐘頻率。首先數(shù)據(jù)經(jīng)過AD轉(zhuǎn)換后變成14位數(shù)據(jù)，直接進(jìn)入數(shù)據(jù)處理模塊，數(shù)據(jù)會(huì)進(jìn)行相應(yīng)的伸縮變化，并且轉(zhuǎn)換為16位數(shù)據(jù)
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