基于fpga的數(shù)字示波器-展示頁(yè)
2025-07-03 15:42本頁(yè)面
【正文】 模擬信號(hào)調(diào)理電路后的信號(hào)，采樣值送入FPGA內(nèi)緩存，經(jīng)過(guò)相應(yīng)數(shù)據(jù)處理后，ARM把數(shù)據(jù)取走。其中頻率測(cè)量模塊或者峰值模塊均有NIOS內(nèi)核監(jiān)控，并實(shí)時(shí)顯示。處理后的數(shù)據(jù)進(jìn)入FIFO，這塊FIFO用來(lái)做一級(jí)緩沖，一直在采樣，采樣滿會(huì)直接溢出，就是說(shuō)FIFO一直都會(huì)存在數(shù)據(jù)，接著數(shù)據(jù)會(huì)傳到第二塊FIFO，這塊FIFO有一個(gè)觸發(fā)電路控制，控制進(jìn)行數(shù)據(jù)采樣。整個(gè)系統(tǒng)框圖大概如上圖所示，通過(guò)FPGA硬件設(shè)計(jì)和軟件設(shè)計(jì)相結(jié)合，以NIOS為主控，配合上外部硬件設(shè)計(jì)，實(shí)現(xiàn)功能。輸入信號(hào)第二路送入FPGA板的一個(gè)串口，通過(guò)頻率計(jì)算模塊計(jì)算該信號(hào)的頻率。數(shù)字示波器系統(tǒng)框圖如圖所示,其中FPGA構(gòu)成控制器,信號(hào)從探頭輸入,一路送入高速AD轉(zhuǎn)換器對(duì)信號(hào)進(jìn)行采樣,采樣所得的數(shù)據(jù)通過(guò)處理后存入FIFO存儲(chǔ)器中，F(xiàn)IFO模塊有兩個(gè)，前者FIFO1通過(guò)開(kāi)關(guān)來(lái)控制數(shù)據(jù)采樣頻率，后者FIFO2通過(guò)脈沖來(lái)控制其工作狀態(tài)；當(dāng)FIFO2存滿后通知Nios II軟核處理器 , Nios II從FIFO存儲(chǔ)器中通過(guò)DMA形式接受數(shù)據(jù)進(jìn)行處理,然后將波形和頻率等數(shù)據(jù)通過(guò)VGA顯示在顯示器上。當(dāng)信號(hào)進(jìn)入數(shù)字存儲(chǔ)示波器時(shí)，首先對(duì)信號(hào)進(jìn)行前置處理，然后將按一定的時(shí)間間隔對(duì)信號(hào)電壓進(jìn)行采樣，之后對(duì)這些采樣值進(jìn)行數(shù)字化，即通過(guò)AD轉(zhuǎn)換器變換得到代表每一個(gè)實(shí)際電壓的二進(jìn)制數(shù)字，進(jìn)一步把這些數(shù)字貯存在存儲(chǔ)器中，最終根據(jù)數(shù)字大小按一定比例把每一個(gè)采樣點(diǎn)重現(xiàn)在顯示器上，這樣就能看到清晰的波形。但是這里使用單片機(jī)進(jìn)行控制，增加了一些額外開(kāi)銷(xiāo)，且單片機(jī)任務(wù)比較簡(jiǎn)單，而且不多，本身FPGA集成一些內(nèi)核可以進(jìn)行比普通單片機(jī)更快的處理，再另外使用單片機(jī)有點(diǎn)多余。采用FPGA與單片機(jī)來(lái)實(shí)現(xiàn)，主要是利用單片機(jī)進(jìn)行一些外部接口的監(jiān)控，對(duì)鍵盤(pán)電路和顯示電路實(shí)時(shí)更新，減輕FPGA主控的任務(wù)。采用DSP和FPGA開(kāi)發(fā)起來(lái)比較靈活，升級(jí)也容易，通用性強(qiáng)，在以FPGA為主控的同時(shí)輔以DSP作為信號(hào)處理，提高系統(tǒng)的效率。在整個(gè)數(shù)值示波器的設(shè)置中，通過(guò)采樣數(shù)據(jù)然后存儲(chǔ)，再做相應(yīng)的數(shù)據(jù)處理，執(zhí)行相關(guān)任務(wù)，完全可以實(shí)現(xiàn)示波器的基本功能，設(shè)計(jì)可行性非常高。輸入信號(hào)的波形在 CRT 上獲得顯示之前先要存貯到存儲(chǔ)器中，我們?cè)谑静ㄆ髌聊簧峡吹降牟ㄐ慰偸怯伤杉綌?shù)據(jù)重建的波形，而不是輸入連接端上所加信號(hào)的直接波形顯示。存儲(chǔ)器中貯存的數(shù)據(jù)用來(lái)在示波器的屏幕上重建信號(hào)波形。采樣速率由采樣時(shí)鐘控制。這個(gè)過(guò)程稱(chēng)為數(shù)字化。當(dāng)信號(hào)進(jìn)入數(shù)字存儲(chǔ)示波器，或稱(chēng) DSO 以后，在信號(hào)到達(dá)CRT 的偏轉(zhuǎn)電路之前，示波器將按一定的時(shí)間間隔對(duì)信號(hào)電壓進(jìn)行采樣。系統(tǒng)最大限度地利用了FPGA的高速數(shù)字信號(hào)處理能力以及眾多硬核和軟核內(nèi)嵌的特性，降低了成本和開(kāi)發(fā)難度，且性能優(yōu)良。這種數(shù)字示波器中看到的波形是由采集到的數(shù)據(jù)經(jīng)過(guò)重構(gòu)后得到的波形，而不是加到輸入端上信號(hào)的波形。論文題目：基于FPGA的數(shù)字示波器 3 3 4 4 4 4 4 5 5 5 6 6 6 6 8 8 8 9 9 II軟核模塊 9 10 1213. Nios II軟件實(shí)現(xiàn) 12 12 14 14 22 22 隨著信息技術(shù)的發(fā)展，對(duì)信號(hào)的測(cè)量技術(shù)要求越來(lái)越高，示波器的使用越來(lái)越廣泛。數(shù)字示波器是模擬示波器技術(shù)、數(shù)字化測(cè)量技術(shù)、計(jì)算機(jī)技術(shù)的綜合產(chǎn)物，他主要以微處理器、數(shù)字存儲(chǔ)器、A/D轉(zhuǎn)換器和D/A轉(zhuǎn)換器為核心，輸入信號(hào)首先經(jīng)A/D轉(zhuǎn)換器轉(zhuǎn)換成數(shù)字信號(hào)，然后存儲(chǔ)在RAM中，需要時(shí)再將RAM中的內(nèi)容讀出，經(jīng)D/A轉(zhuǎn)換器恢復(fù)為模擬信號(hào)顯示在示波器上，或者通過(guò)接口與計(jì)算機(jī)相連對(duì)存儲(chǔ)的信號(hào)作進(jìn)一步處理，這樣可大大改進(jìn)顯示特性，增強(qiáng)功能，便于控制和智能化。設(shè)計(jì)提出一個(gè)經(jīng)過(guò)優(yōu)化的數(shù)據(jù)采集方法，輔以FPGA為主控制器和必備的外圍電路完成了基于FPGA的數(shù)字存儲(chǔ)示波器的設(shè)計(jì)。數(shù)字示波器具有存儲(chǔ)數(shù)據(jù)的能力，數(shù)字存儲(chǔ)就是在示波器中以數(shù)字編碼的形式來(lái)貯存信號(hào)。然后用一個(gè)模/數(shù)變換器（ADC）對(duì)這些采樣值進(jìn)行變換從而生成代表每一個(gè)采樣電壓的二進(jìn)制字。獲得的二進(jìn)制數(shù)值貯存在存儲(chǔ)器中，對(duì)輸入信號(hào)進(jìn)行采樣的速率稱(chēng)為采樣速率。對(duì)于一般使用情況來(lái)說(shuō)，采樣速率的范圍從每秒 20 兆次（20MS/s）到 200MS/s。所以，在DSO中的輸入信號(hào)接頭和示波器 CRT 之間的電路不只是僅有模擬電路。示波器原理框圖如下：以可編程器件FPGA為主控來(lái)實(shí)現(xiàn)整個(gè)系統(tǒng)，設(shè)計(jì)時(shí)電路相對(duì)簡(jiǎn)潔，因?yàn)镕PGA的可編程性適用于模塊化設(shè)計(jì)，內(nèi)部集成大量電路模塊，如A/D轉(zhuǎn)換器，鎖相環(huán)，甚至有些FPGA內(nèi)部嵌入ARM相關(guān)處理器，DSP模塊，電源模塊，所以FPGA可以實(shí)現(xiàn)DSP相關(guān)算法，可以做大量運(yùn)算，并且它的處理速度由于其并行性，在協(xié)調(diào)多個(gè)模塊的工作時(shí)候非常方便，控制能力強(qiáng)。輔助一些外圍電路模塊，基本能實(shí)現(xiàn)設(shè)計(jì)期望達(dá)到的功能和參數(shù)。但是DSP在與外圍電路接口的時(shí)候，比如說(shuō)LCD顯示和鍵盤(pán)進(jìn)行通信時(shí)候，因?yàn)镈SP速度非常快，而LCD顯示器和鍵盤(pán)電路比較慢，會(huì)造成資源浪費(fèi)。且單片機(jī)控制比較簡(jiǎn)單，現(xiàn)在大多單片機(jī)內(nèi)設(shè)
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