基于fpga的數(shù)字示波器-資料下載頁(yè)
2025-06-24 15:42本頁(yè)面
【正文】 context, Void(*handler)(void*,alt_u32))。Id:中斷優(yōu)先級(jí)，即表明所注冊(cè)的ISR是為哪個(gè)中斷優(yōu)先級(jí)的中斷服務(wù)的，中斷優(yōu)先級(jí)在SOPC BUILDER中分配。Context:為所注冊(cè)的ISR傳遞參數(shù)，可以是NULLHandler:中斷服務(wù)函數(shù)ISR的指針?lè)祷刂担悍祷刂凳?時(shí)，表示中斷注冊(cè)成功，為負(fù)數(shù)時(shí)，表明中斷注冊(cè)失敗。注意：如果第三個(gè)參數(shù)不是NULL，則該優(yōu)先級(jí)中斷在注冊(cè)成功后自動(dòng)使能。中斷服務(wù)子程序ISR是專(zhuān)門(mén)為硬件中斷服務(wù)的子程序。它與普通函數(shù)的定義沒(méi)有什么區(qū)別，只是對(duì)ISR的函數(shù)原型有特定的要求：Void ISR_handler(void* context,alt_u32 id)。ISR沒(méi)有返回值，有兩個(gè)輸入?yún)?shù)：Context:可能是要傳遞給ISR的形參，可能是NULL。Id:中斷優(yōu)先級(jí)圖（一）單通道、通道一輸入500kHz的正弦波信號(hào)，圖（二）打開(kāi)雙通道、顯示通道一輸入500kHz、幅值位1Vpp的正弦波信號(hào)圖（三）通道一輸入500kHz、通道二輸入500kHz、幅值位1Vpp的正弦波信號(hào)圖（三）通道一輸入500kHz、幅值位1Vpp的正弦波信號(hào)通道二輸入500kHz、圖（四）兩個(gè)通道分別輸入正弦波和三角波的情況圖（五）輸入正弦波和方波的情況 15. 總結(jié) FPGA是一個(gè)極其強(qiáng)大能力的芯片，如同一塊白板，展現(xiàn)設(shè)計(jì)者所想，在這次課設(shè)中也深刻感受到他的魅力。我們團(tuán)隊(duì)拿到的由老師提供的terasic 的DE2115學(xué)習(xí)開(kāi)發(fā)板，開(kāi)發(fā)板性能強(qiáng)悍，價(jià)格也不菲。其配件資源也機(jī)器豐富，在課程的學(xué)習(xí)下，我們決定以設(shè)計(jì)數(shù)字示波器為我們這次的課程設(shè)計(jì)的內(nèi)容，需用到A/D轉(zhuǎn)換功能，即便價(jià)格不低，老師還是提供了給我們相應(yīng)配套開(kāi)發(fā)板的AD轉(zhuǎn)換板，方便直接使用和學(xué)習(xí)。 在這次隊(duì)伍合作制作示波器的課設(shè)中，也遇到不少的麻煩。但很慶幸課上老師的講解和基礎(chǔ)實(shí)驗(yàn)的訓(xùn)練下，我們對(duì)FPGA開(kāi)發(fā)板有了個(gè)感性的認(rèn)識(shí)，學(xué)會(huì)使用IP核、使用內(nèi)嵌的軟核、基于NIOS的編程系統(tǒng)等。加上老師提供的開(kāi)發(fā)板的學(xué)習(xí)資料和康奈爾大學(xué)的學(xué)生項(xiàng)目參考，及大便利我們做示波器的課程設(shè)計(jì)。在對(duì)老師給的參考項(xiàng)目了解下，選擇較為合適的設(shè)計(jì)方式，基于我們學(xué)過(guò)嵌入式編程課程和實(shí)踐鍛煉，我們決定使用軟硬結(jié)合設(shè)計(jì)此次課設(shè)，合理分工，利用Verilog編程建立相應(yīng)的硬件模塊，進(jìn)行信號(hào)的檢測(cè)存儲(chǔ)和處理。創(chuàng)建NIOSII軟核，利用Ecelipe軟件進(jìn)行相應(yīng)的C語(yǔ)言編程，作為主控，并對(duì)檢測(cè)到數(shù)據(jù)做最后的處理，控制VGA顯示數(shù)據(jù)和波形。實(shí)踐之中，也遇到其他科考試和課設(shè)的襲擊，但小組團(tuán)隊(duì)合作的力量很強(qiáng)大，我們盡可能的做出如我們一開(kāi)始在課上所做的學(xué)習(xí)方案中提出的要求指標(biāo)，雖說(shuō)有點(diǎn)遺憾，未能全部實(shí)現(xiàn)，我們還是能從中學(xué)習(xí)到很多，關(guān)于書(shū)中的實(shí)驗(yàn)，在這次實(shí)踐下，有了更深刻的理解，不再是那枯燥無(wú)味的簡(jiǎn)單操作。轉(zhuǎn)化為實(shí)際的應(yīng)用，滿足設(shè)計(jì)的需求。對(duì)于數(shù)據(jù)的處理，有幅度檢測(cè)，利用對(duì)FIFO中的每組512個(gè)數(shù)據(jù)進(jìn)行差值，取出最大差值，然后按照一定的函數(shù)關(guān)系計(jì)算出所測(cè)信號(hào)的電壓峰峰值。對(duì)于頻率檢測(cè)，對(duì)比其他許多方法后，決定使用的是基準(zhǔn)信號(hào)的周期比較法，使用Verilog語(yǔ)言編程成硬件模塊，傳輸給內(nèi)核模塊處理。 使用NIOS開(kāi)發(fā)，最大的問(wèn)題就是在于學(xué)習(xí)如何去搭建內(nèi)核，去使用函數(shù)操作寄存器，一開(kāi)始最大的難點(diǎn)就是使用外設(shè)。要在NIOS上訪問(wèn)外設(shè)部件，需要嚴(yán)格的時(shí)間同步，而同步的問(wèn)題在于時(shí)序。要想達(dá)到上面的要求，就是要把外設(shè)掛載到總線上來(lái)。而這里需要學(xué)習(xí)的就是總線結(jié)構(gòu)，要了解總線的一些定義，還有讀寫(xiě)時(shí)序等等問(wèn)題。這些對(duì)于新手來(lái)說(shuō)都是比較難的知識(shí)，對(duì)于我們來(lái)說(shuō)尤其是這樣。不過(guò)在學(xué)習(xí)很多資料后，我們對(duì)于總線結(jié)構(gòu)了解了很多，知道他的時(shí)序讀寫(xiě)問(wèn)題。然而了解這些還是不夠，外設(shè)要運(yùn)用到NIOS，還需要底層的驅(qū)動(dòng)程序，底層驅(qū)動(dòng)程序的編寫(xiě)還要聯(lián)系上Avalon總寫(xiě)的一些讀寫(xiě)使能信號(hào)，所以說(shuō)，這一開(kāi)始想要實(shí)現(xiàn)需要更多知識(shí)的填充。好在我們比較努力，花了很多時(shí)間在上面，終于初步嘗試去使用外設(shè)搭載。為了完成FIFO的功能，使用了FIFO的IP核，搭載到總線，進(jìn)行各種嘗試后終于成功了。對(duì)于VGA來(lái)說(shuō)確實(shí)非常困難。VGA不僅僅是要搭載到總線，還要進(jìn)行一些軟件層的驅(qū)動(dòng)，工作量很大。到最后能完成整個(gè)軟核大構(gòu)建，也是需要很大的付出。不過(guò)成功后卻能學(xué)到更多知識(shí)，提高技能。感謝老師指導(dǎo)與同學(xué)的幫助。[1] FPGA的數(shù)字示波器[J].現(xiàn)代電子技術(shù)，2010，第24期:5557[2]郭海麗,[J]電子元器件應(yīng)用,2007,9(7):2227.[3]陳政,孫偉波,[J]哈爾濱軸承,2009,30(1):2528.[4][J]宜春學(xué)院學(xué),2003,25(6):6267.[5]：從電路到系統(tǒng)[M].北京：清華大學(xué)出版社，2014：227325.[6] II內(nèi)核的FPGA電路系統(tǒng)設(shè)計(jì)[M].電子工業(yè),2010.[7].[M].北京：清華大學(xué)出版社，2014
數(shù)學(xué)相關(guān)推薦
鄂ICP備17016276號(hào)-1