【正文】 個方面：（1）廣泛采用高速器件和并行處理方式，以提高速度，滿足實時處理的要求。（2）研制并生產(chǎn)一些專用浮點VLSI信號處理芯片，可提供極大的動態(tài)范圍，同時也簡化了硬件結(jié)構(gòu)。（3）超并行的陣列處理結(jié)構(gòu)大量出現(xiàn)，可適應(yīng)批量數(shù)據(jù)處理的要求，并且具有實時處理的速度。（4）信號處理機大都具有可編程能力，靈活性極強。（5）用標準化和模塊化的集成技術(shù)研制新的VLSI器件，同時，廣泛采用EDA技術(shù)進行設(shè)計和實現(xiàn)VLSI版圖，縮短研制周期，提高經(jīng)濟效益。 基于FPGA的FFT算法實現(xiàn)數(shù)字信號處理可以采用多種實現(xiàn)方法。用單片機或DSP實現(xiàn)數(shù)字信號處理算法，速度仍然很慢，難以與快速的A/D器件匹配，在一些信號處理領(lǐng)域主要追求的目標是速度，實時性的要求非常高，而高速實時數(shù)字信號處理對系統(tǒng)性能要求很高，因此，幾乎所有的通用DSP都難以實現(xiàn)這一要求。針對這種快速信號處理的要求及可編程邏輯器件的特點，可以采用可編程邏輯器件實現(xiàn)數(shù)字信號處理中的一些算法?？删幊踢壿嬈骷试S設(shè)計人員利用并行處理技術(shù)實現(xiàn)高速信號處理算法，并且只需單個器件就能實現(xiàn)期望的性能。由于DFT及其快速算法FFT是信號處理領(lǐng)域的核心組成部分，下面通過設(shè)計基于FPGA的 FFT算法來了解FPGA在數(shù)字信號處理中的應(yīng)用，重點設(shè)計實現(xiàn)FFT算法中的蝶形處理單元，采用一種基2 FFT算法。采用Altera公司推出的FPGA器件FLEX 10K來做硬件仿真。FLEX 10K器件是一款采用高性能結(jié)構(gòu)體系的PLD器件，它也是一種結(jié)合強大內(nèi)核性能，大存儲帶寬，數(shù)字信號處理（DSP）功能，高速I/O性能和模塊化設(shè)計于一體的PLD，其內(nèi)嵌的DSP模塊具有很高的乘法運算速度。在用VHDL編程時可以用MegaWizard的方法指定用DSP模塊生成乘法器，用這種乘法器來做蝶形，用多個蝶形來構(gòu)成FFT運算級，通過循環(huán)即可實現(xiàn)FFT核心運算的并行化。用Altera公司的MAX+PLUSII軟件做邏輯分析和波形分析。MAX+PLUSII軟件具有很強的硬件仿真和邏輯分析功能，它可將用VHDL編寫的硬件描述綜合到FPGA中。 FFT處理器的實現(xiàn)框圖傅立葉變換實現(xiàn)時首先進行基基4分解，一般來說，如果算法使用基2實現(xiàn)，雖然使用的資源多了一些，但速度上的好處足以彌補。如果資源充足，使用基1基8或基16/8復用模塊，速度可以大大提高。存儲器1運算模塊（基2/4等）存儲器2控制模塊ROM外部數(shù)據(jù)輸入外部啟動輸入FFT輸出 FFT實現(xiàn)結(jié)構(gòu)，運算模塊即為基2/4/8/16模塊或它們的復用模塊，ROM表中存儲的是N點旋轉(zhuǎn)因子表?？刂颇K產(chǎn)生所有的控制信號，存儲器1和2的讀寫地址、寫使能、運算模塊的啟動信號及因子表的讀地址等信號。當然對于運算模塊為基16/8復用模塊時，控制模塊就需要產(chǎn)生模式選擇信號，如對于運算模塊是基4/2模塊時，該信號就決定了內(nèi)部運算模塊是進行基4運算還是基2運算。存儲器1作為當前輸入標志對應(yīng)輸入N點數(shù)據(jù)的緩沖器，存儲器2作為中間結(jié)果存儲器，F(xiàn)PGA在數(shù)字信號處理中的應(yīng)用與研究用于存儲運算模塊計算出的各通道的結(jié)果。在圖中的各種地址、使能和數(shù)據(jù)的緊密配合，經(jīng)過一定延時后輸出計算結(jié)果及其對應(yīng)指示標志。外部輸入為N點數(shù)據(jù)段流和啟動信號，一方面，外部數(shù)據(jù)存入存儲器1中，同時通過控制模塊的控制，讀出存儲器1中的前段N點數(shù)據(jù)和ROM表中的因子及相關(guān)控制信號送入運算核心模塊進行各個Pass的運算，每個Pass的輸出都存入存儲器2中，最后一個Pass的計算結(jié)果存入存儲器2中，并在下一個啟動頭到來后，輸出計算結(jié)果。，除去運算模塊，關(guān)鍵是各個Pass數(shù)據(jù)因子讀寫地址及控制信號的配合。 復數(shù)乘法器的實現(xiàn)實時信號處理硬件的實現(xiàn)通常需要高效的乘法器單元，因此乘法器的設(shè)計在數(shù)字信號處理中占有很重要的地位。radix2蝶形處理器由一個復數(shù)加法器、一個復數(shù)減法器和一個旋轉(zhuǎn)因子的復數(shù)乘法器組成，可見在FFT中設(shè)計一個高效的乘法器可以提高FFT的計算速度，提高運算效率，所以本文采用了一種高效乘法器算法來設(shè)計實現(xiàn)旋轉(zhuǎn)因子復數(shù)乘法器。旋轉(zhuǎn)因子的復數(shù)乘法通常由4次實數(shù)乘法和6次實數(shù)加/減法運算實現(xiàn)，但經(jīng)過運算的簡化，可以只用3次實數(shù)乘法和3次實數(shù)加/減法運算實現(xiàn)復數(shù)乘法器。本文所設(shè)計的高效復數(shù)乘法器就是基于這種設(shè)計思想，高效復數(shù)乘法器的具體算法如下所述：設(shè)復數(shù)旋轉(zhuǎn)因子乘法，因為和可以預先計算的，并可以儲存在一個表中。所以我們可以儲存下面的三個系數(shù)：、有了這3個預先計算的因子，我們可以首先計算：和然后用：計算最后的乘積。我們可以驗證這種算法的正確性： 這種算法使用了3次乘法、1次加法和2次減法，其代價是多使用了一個表。由以上高效復數(shù)乘法器原理，可以設(shè)計實現(xiàn)旋轉(zhuǎn)因子復數(shù)乘法器。旋轉(zhuǎn)因子復數(shù)乘法器實現(xiàn)的VHDL代碼見附錄A。對應(yīng)的硬件實現(xiàn)的輸入輸出框圖如下圖所示：由旋轉(zhuǎn)因子乘法器VHDL程序可見，輸出經(jīng)過刻度，具有與輸入相同的數(shù)據(jù)格式。在MAX+PLUSII中進行仿真，給出激勵，可得到仿真波形。輸入值為，旋轉(zhuǎn)因子時的仿真波形如下圖所示：在旋轉(zhuǎn)因子乘法器的VHDL代碼設(shè)計時，我們首先給旋轉(zhuǎn)因子乘法器選擇一些具體的設(shè)計參數(shù)。假如有8位二進制輸入數(shù)據(jù)，系數(shù)就應(yīng)該有8位，再加上符號，并且乘以。量化成8位，旋轉(zhuǎn)因子就變成了。我們給定輸入值為，從理論上所計算的結(jié)果應(yīng)為：由于使用高效乘法器算法計算復數(shù)乘法，3個因子分別為：，從上面可以看出，一般情況下和的表比和的表多一位精度，用VHDL設(shè)計旋轉(zhuǎn)因子復數(shù)乘法器充分考慮到了這一點，可以從附錄A：旋轉(zhuǎn)因子乘法器的VHDL代碼實現(xiàn)看出。+PLUSⅡ中編譯通過后，在Waveform Editor中加入輸入激勵后得到的仿真波形，其中clk是時鐘信號，x_in和y_in分別是輸入數(shù)據(jù)的實部與虛部，這里輸入為，所以所加輸入激勵為x_in=50、 y_in=45。c_in、cas_in、css_in就是所計算得出的因子、這里、仿真得到的輸出分別為r_out=1 i_out=28，這和前面理論上算得的輸出結(jié)果是完全相符的，從而證明了基于高效乘法器所設(shè)計的旋轉(zhuǎn)因子復數(shù)乘法器的正確性。 蝶形運算單元的實現(xiàn)蝶形運算單元是FFT處理器的基本單元，用來計算兩點的FFT。由于蝶形運算單元是由一個復數(shù)加法器、一個復數(shù)減法器和一個旋轉(zhuǎn)因子復數(shù)乘法器組成，所以利用上面設(shè)計的旋轉(zhuǎn)因子復數(shù)乘法器和MAX+PLUSII中的lpm_add_sub模塊可以設(shè)計實現(xiàn)蝶形運算單元?；? FFT蝶形運算單元的VHDL代碼見附錄B。從代碼中可以看出，蝶形處理器是由一個加法器、一個減法器和一個實例化為組件的旋轉(zhuǎn)因子乘法器實現(xiàn)的。對應(yīng)硬件實現(xiàn)的輸入輸出框圖如下圖所示：對輸入值為、旋轉(zhuǎn)因子時進行仿真。仿真波形如下圖所示： 蝶形運算單元的VHDL仿真波形，Are_in和Aim_in是輸入的實部與虛部，即輸入激勵Are_in=Aim_in=30；Bre_in和Bim_in是輸入的實部與虛部，即輸入激勵Bre_in=50、Bim_in=45；c_in、cas_in、css_in是計算得出的因子、這里；在MAX+PLUSⅡ中仿真得到的輸出分別為Dre_out=3Dim_out=5Ere_out=Eim_out=20?，F(xiàn)在計算一下輸入分別為、旋轉(zhuǎn)因子時蝶形運算理論上得到的計算結(jié)果： 可見，所設(shè)計的蝶形處理器在MAX+PLUSII中對于輸入、旋轉(zhuǎn)因子進行仿真得到的輸出結(jié)果和理論上計算得到的結(jié)果是完全相符的，從而說明基于VHDL語言設(shè)計的蝶形處理單元的正確性。 數(shù)據(jù)存儲單元RAM的實現(xiàn)RAM是存儲輸入數(shù)據(jù)及中間運算結(jié)果的單元，每個碟形運算的輸入、輸出數(shù)據(jù)均要經(jīng)過RAM的讀寫操作，因此，RAM的頻繁讀寫操作速度對FFT的處理速度影響較大。為了加快FFT的運算速度，需要構(gòu)造雙端口RAM來加快數(shù)據(jù)傳輸?shù)耐掏铝?，雙端口RAM可配置在片內(nèi)或片外。內(nèi)置RAM是FPGA繼其功能模塊、I/O模塊和布線資源之后的一種新增資源，到目前為止還很少應(yīng)用。將RAM設(shè)置在FPGA內(nèi)部不存在驅(qū)動和pad延時，速度極快，而且控制簡單，不需占用片外電路板面積，可以提高系統(tǒng)的可靠性。對于不同的器件結(jié)構(gòu)，主要有二種內(nèi)置RAM結(jié)構(gòu)：塊RAM和分配RAM。分配RAM可以置于芯片的任一部分，芯片主要功能塊可直接配置為內(nèi)置RAM，所以分配RAM一般較塊RAM速度要快。此外，分配RAM可以配置為單端口或雙端口，這種可選性也使分配RAM具有相對優(yōu)勢。為此，本設(shè)計應(yīng)用FLEX 10K的內(nèi)置RAM資源設(shè)計內(nèi)置RAM，提高系統(tǒng)總體速度。 數(shù)據(jù)存儲單元RAM通過設(shè)計的RAM單元實現(xiàn)輸入數(shù)據(jù)以及中間運算結(jié)果的存取。進行蝶形運算時可以從RAM中把數(shù)據(jù)讀入蝶形處理器中以進行蝶形運算，蝶形運算得到的運算結(jié)果存儲在RAM中。 旋轉(zhuǎn)因子存儲器ROM的實現(xiàn)旋轉(zhuǎn)因子同樣要參與蝶形運算，設(shè)計中將旋轉(zhuǎn)因子預先存儲在內(nèi)置ROM中，容量應(yīng)為8點FFT所需全部旋轉(zhuǎn)因子數(shù)據(jù)。為了加快FFT運算速度，我們采用查表的方式來得到旋轉(zhuǎn)因子。上面旋轉(zhuǎn)因子乘法器的實現(xiàn)中已經(jīng)提到ROM中可以儲存下面的三個系數(shù)：、Altera推薦使用lpm_rom實現(xiàn)所有的ROM函數(shù)。lpm_rom函數(shù)只是用于FLEX 10K元器件。MAX+PLUSII編譯器自動地在FLEX 10K元器件的EAB中實現(xiàn)這個函數(shù)的合適部分。 ROM，用來保存ROM中初始化的數(shù)據(jù)，可用文本編輯器建立，也可在初始化菜單中建立?？砂?、儲存在ROM中。 控制單元的設(shè)計通過一個有限狀態(tài)機來實現(xiàn)控制器。通過有限狀態(tài)機狀態(tài)的輸出分別控制各部分的工作。控制器實現(xiàn)對ROM因子表、隨機存儲器RAM和蝶形處理器運算單元的控制，使它們可以協(xié)調(diào)一致地工作，從而實現(xiàn)FFT運算的正確輸出。 小結(jié)本章通過設(shè)計一種基于FPGA的FFT探討了FPGA在數(shù)字信號處理中的應(yīng)用。本章重點設(shè)計實現(xiàn)了基于一種高效乘法器算法的旋轉(zhuǎn)因子復數(shù)乘法器，并利用設(shè)計的旋轉(zhuǎn)因子復數(shù)乘法器模塊設(shè)計實現(xiàn)了蝶形運算單元，并且分別進行了仿真，通過比較可以看出仿真結(jié)果與理論值吻合的很好。本系統(tǒng)的最大優(yōu)勢在于利用FPGA器件豐富的邏輯資源，內(nèi)嵌的RAM, ROM塊及其靈活的可編程特性使運算速度較傳統(tǒng)方法有了很大提高。當然付出的代價是用這種并行的結(jié)構(gòu)需求的硬件資源很多。隨著芯片集成度的不斷提高，用這種并行結(jié)構(gòu)實現(xiàn)的FFT運算其優(yōu)越性將越來越明顯。而且用這種結(jié)構(gòu)實現(xiàn)的FFT很容易擴展，只需要增加蝶形的個數(shù)和循環(huán)次數(shù)即可?；贔PGA的FFT/IFFT處理器由于其硬件上的并行性，速度遠遠快于一般的通用DSP。FPGA具有成千上萬的查找表和觸發(fā)器，因此，F(xiàn)PGA平臺可以利用更低的成本達到比通用DSP更快的速度。采用FPGA技術(shù)，還可以獲得高性能，滿足成本要求，并享有快速有效地對新設(shè)計進行優(yōu)化的靈活性。這種基于并行算法的FFT/IFFT處理器，可以廣泛應(yīng)用在高速信號處理系統(tǒng)中。并且由FFT處理器的設(shè)計可以看出，前端的可編程數(shù)字信號處理算法，例如FIR和IIR濾波器，都可以利用FPGA構(gòu)建。第5章 結(jié) 論近年來，隨著集成芯片制造技術(shù)的發(fā)展，F(xiàn)PGA在速度和集成度兩方面得到了飛速提高。由于它具有功耗低、體積小、集成度高、速度快、開發(fā)周期短、費用低、用戶可定義功能及可重復編程和擦寫等許多優(yōu)點，應(yīng)用領(lǐng)域不斷擴大，越來越多的電子系統(tǒng)開始采用可編程邏輯器件來實現(xiàn)數(shù)字信號處理。與通用DSP解決方案相比，F(xiàn)PGA器件在不犧牲靈活性的條件下，提供了更高的性能，從而使通用DSP芯片難于完成的一些時序組合邏輯和某些簡單的大運算量的數(shù)學計算得以實現(xiàn)。本文主要探討了FPGA在數(shù)字信號處理中的應(yīng)用。由于只有掌握了基于VHDL語言的數(shù)字系統(tǒng)的設(shè)計才能夠用FPGA實現(xiàn)數(shù)字信號處理，本文主要討論了用硬件描述語言HDL來描述系統(tǒng)級設(shè)計、寄存器傳輸級設(shè)計以及高層次綜合方法。本文首先介紹了硬件描述語言及其設(shè)計方法，其次介紹硬件描述語言中的VHDL語言及其設(shè)計優(yōu)點、設(shè)計特點及組成，最后介紹了硬件描述語言的開發(fā)環(huán)境MAX+PLUSII。由于采用高層次設(shè)計工具，可以有效提高數(shù)字系統(tǒng)設(shè)計能力，本論文詳細闡述了數(shù)字集成系統(tǒng)的高層次設(shè)計方法，討論了數(shù)字系統(tǒng)設(shè)計層次的劃分和數(shù)字系統(tǒng)的自頂向下的設(shè)計方法，探討了數(shù)字集成系統(tǒng)的系統(tǒng)級設(shè)計和寄存器傳輸級設(shè)計。采用數(shù)字集成系統(tǒng)的高層次綜合方法，可以從系統(tǒng)級行為描述出發(fā)，由EDA工具經(jīng)過一系列自動轉(zhuǎn)換，生成寄存器傳輸級描述。本文提出了用FPGA實現(xiàn)數(shù)字信號處理的一種設(shè)計思想，重點設(shè)計實現(xiàn)了FFT算法中的蝶形處理單元。本文采用了一種高效乘法器算法設(shè)計實現(xiàn)了蝶形處理單元中的旋轉(zhuǎn)因子乘法器，從而提高了蝶形處理器的運算速度，降低了運算復雜度。本文中FFT設(shè)計采用了VHDL實現(xiàn)，采用內(nèi)置雙端口RAM、ROM單元，加快系統(tǒng)總體速度，實現(xiàn)了存取數(shù)據(jù)、旋轉(zhuǎn)因子計算、蝶形計算并進行了仿真。隨著高速數(shù)字信號處理的要求，F(xiàn)PGA在數(shù)字信號處理中會得到越來越廣泛的使用。在具體應(yīng)用過程中會存在一些實際問題，如有限字長影響、并行和串行結(jié)構(gòu)的選擇和FPGA內(nèi)部結(jié)構(gòu)對設(shè)計的影響等。這些問題在實際應(yīng)用中都需要慎重考慮。1．有限字長的影響在系統(tǒng)設(shè)計中，無論是采用通用DSP芯片還是采用FPGA器件，都必須考慮有限字長的影響，一方面可以選用合適的運算結(jié)構(gòu)，盡量減少有限字長效應(yīng)，另一方面可以采用合適的字長以降低運算誤差。FPGA器件的字長可以根據(jù)需要任意指定，但字長越大，占用的片內(nèi)資源就越多，編譯、仿真時間和系統(tǒng)成本也會因之而上升。字長的增加會導致片內(nèi)資源占用率呈幾何級數(shù)增大。2．并行處理與串行處理不同的應(yīng)用領(lǐng)域，對數(shù)字信號處理速度和成本的要求也不相同，F(xiàn)PGA器件能夠以最寬的動態(tài)范圍滿足各種需求。數(shù)字信號處理可以采用2種設(shè)計思路，一種思路是將設(shè)計重點放在處理速度上，旨在達到較高的MSPS值，滿足高速應(yīng)用，另外