基于fpga的數(shù)字時鐘課程設(shè)計-資料下載頁
2025-01-16 13:28本頁面
【正文】 gin LED=839。b11110011。 end S4:begin LED=839。b01100111。 end S5:begin LED=839。b10110111。 end S6:begin LED=839。b10111111。 end S7:begin LED=839。b11100001。 end S8:begin LED=839。b11111111。 end S9:begin LED=839。b11110111。 end default:LED=839。b00000000。 endcase end else begin case(DATA_IN) S0:begin LED=839。b11111100。 end S1:begin LED=839。b01100000。 end S2:begin LED=839。b11011010。 end S3:begin LED=839。b11110010。 end S4:begin LED=839。b01100110。 end S5:begin LED=839。b10110110。 end S6:begin LED=839。b10111110。 end S7:begin LED=839。b11100000。 end S8:begin LED=839。b11111110。 end S9:begin LED=839。b11110110。 end default:LED=839。b00000000。 endcase end endendmodule綜合布局布線報告總體設(shè)計模塊：分頻、計時、譯碼；計時：控制、秒計時、分計時、時計時、循環(huán)選擇；作業(yè)心得體會在本次的作業(yè)報告中我學(xué)會了如何使用modesim和quartus軟件進行電路的驗證和仿真。在電路的設(shè)計初始時刻，我沒有按照設(shè)計電路時從上到下的設(shè)計方法，而是盲目的進行對電路的模塊進行設(shè)計。結(jié)果在最后的設(shè)計綜合的時候，設(shè)計的各個模塊不能進行順利的綜合和仿真。在電子鐘的設(shè)計中我對時鐘的理解不是很透徹，因此在進行計時的時候出現(xiàn)了很多的問題。在進行時分秒的計時時，我對時間的如何進位沒有很好的理解，在計時時出現(xiàn)了很多問題，最后在同學(xué)的幫助下得到了很好的解決。在對按鍵的使用中我也出現(xiàn)了很困惑的問題。調(diào)整時間的時候，我使用了按鍵的觸發(fā)，結(jié)果在時間調(diào)整計時的時候老是出現(xiàn)時間的快速跳動和不確定性。最后我引入了按鍵的掃描時鐘，使用4Hz的頻率來掃描按鍵的高低電平，然后利用按鍵的高低電平來觸發(fā)調(diào)整計時的觸發(fā)頻率，這樣很好的解決了按鍵的抖動問題。在使用verilog HDL進行電路代碼的書寫時，應(yīng)該首先總體的設(shè)計電路的總體輸入和輸出引腳。并且定義它們的作用。這樣我們就可以在宏觀上對自己設(shè)計的電路有了一個整體的理解，不至于在自己設(shè)計的時候出現(xiàn)對電路的盲目理解。在定義了引腳后，我們應(yīng)該對電路進行模塊化。對電路所要實現(xiàn)的功能進行模塊化，然后在進行各個模塊的定義和實現(xiàn)。對各個模塊的引腳定義，實現(xiàn)功能和各模塊之間的聯(lián)系，我們應(yīng)該有一個很好的宏觀調(diào)控和理解。 在進行電路的仿真時，得到的結(jié)果有時與我們所要的結(jié)果不符合，這可能是自己對這種電路語言的不理解導(dǎo)致錯誤，也有可能是自己的邏輯和設(shè)計算法有不對的地方。這就要求我們能夠認真的理解電路的邏輯關(guān)系，認真的從錯誤的結(jié)果中得到自己的錯誤原因，認真的分析其原因，改正，最后到到自己所要的結(jié)果。實現(xiàn)電路功能的正確性。 在這次作業(yè)的過程中，我最主要的是明白了：不管做什么事，我們應(yīng)該認真地去對待。首先我們應(yīng)該仔細的去分析和理解它。當我們對他有了一定的理解后然后再去認真的實現(xiàn)它，而不要盲目下手，這樣自己的事情將很有可能會陷入麻煩中去。最后得不到一個正確的結(jié)果，還浪費了很多的時間和精力。我們應(yīng)該先弄好自己的利器，然后再去實踐，去拼搏，而不要什么都不顧，拿起自己很鈍的武器，就出發(fā)。
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