【正文】 章主要講述了 FPGA 數(shù)字系統(tǒng)的開發(fā)原理，目前 FPGA 的使用越來越廣泛，使用了解 FPGA 是必須的。本章主要講述了 FPGA 的工作原理概述以及設(shè)計流程，講述了 FPGA 設(shè)計的基本原則，包括硬件原則，面積和速度的平衡與互換原則，系統(tǒng)原則和同步原則。最重要的是 FPGA 的基本結(jié)構(gòu)和常 16 見技術(shù)，了解這些對掌握 FPGA 具有主要的意義。 17 第三章 FPGA 開發(fā)平臺本設(shè)計是基于 FPGA 的數(shù)字時鐘設(shè)計，并且是用 Verilog HDL 語言的，所以軟件是采用 Xilinx 公司的 版本，硬件是采用 Xilinx 公司的Aquila 硬件板卡，功能非常強大。第一節(jié) Verilog HDL 介紹一、Verilog HDL 概述HDL(Hardware Description Language)是一種用形式化方法來描述數(shù)字電路和數(shù)字邏輯系統(tǒng)的硬件描述語言，有兩種類型：VHDL 和 Verilog HDL。例如，在傳統(tǒng)的數(shù)字電路設(shè)計過程中，對 2 輸入的與門，我們可能需要到標(biāo)準(zhǔn)器件庫中調(diào)出一個 74 系列的器件，但在硬件描述語言中， “amp?！本褪且粋€與門的形式描述， “C=Aamp。B”就是一個 2 輸入與門的描述，而 “and”就是一個與門器件。Verilog HDL 是一種硬件描述語言，用于從算法級、門級到開關(guān)級的多種抽象設(shè)計層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對象的復(fù)雜性可以介于簡單的門和完整的電子數(shù)字系統(tǒng)之間。數(shù)字系統(tǒng)能夠按層次描述，并可在相同描述中顯式地進行時序建模。Verilog HDL 語言具有下述描述能力：設(shè)計的行為特性、設(shè)計的數(shù)據(jù)流特性、設(shè)計的結(jié)構(gòu)組成以及包含響應(yīng)監(jiān)控和設(shè)計驗證方面的時延和波形產(chǎn)生機制。所有這些都使用同一種建模語言。此外， Verilog HDL 語言提供了編程語言接口，通過該接口可以在模擬、驗證期間從設(shè)計外部訪問設(shè)計，包括模擬的具體控制和運行。Verilog HDL 語言不僅定義了語法，而且對每個語法結(jié)構(gòu)都定義了清晰的模擬、仿真語義。因此，用這種語言編寫的模型能夠使用 Verilog 仿真器進行驗證。語言從C 編程語言中繼承了多種操作符和結(jié)構(gòu)。Verilog HDL 提供了擴展的建模能力，其中許多擴展最初很難理解。但是，Verilog HDL 語言的核心子集非常易于學(xué)習(xí)和使用，這對大多數(shù)建模應(yīng)用來說已經(jīng)足夠。當(dāng)然,完整的硬件描述語言足以對從最復(fù)雜的芯片到完整的電子系統(tǒng)進行描述。 18 二、主要能力下面列出的是 Verilog 硬件描述語言的主要能力：? 基本邏輯門，例如 and、 or 和 nand 等都內(nèi)置在語言中。? 用戶定義原語（UDP）創(chuàng)建的靈活性。用戶定義的原語既可以是組合邏輯原語，也可以是時序邏輯原語。? 開關(guān)級基本結(jié)構(gòu)模型，例如 pmos 和 nmos 等也被內(nèi)置在語言中。Gateway Design Automation 公司后來被 Cadence Design Systems 公司收購。? 提供顯式語言結(jié)構(gòu)指定設(shè)計中的端口到端口的時延及路徑時延和設(shè)計的時序檢查。? 可采用三種不同方式或混合方式對設(shè)計建模。這些方式包括：行為描述方式—使用過程化結(jié)構(gòu)建模；數(shù)據(jù)流方式—使用連續(xù)賦值語句方式建模；結(jié)構(gòu)化方式—使用門和模塊實例語句描述建模。? Verilog HDL 中有兩類數(shù)據(jù)類型：線網(wǎng)數(shù)據(jù)類型和寄存器數(shù)據(jù)類型。線網(wǎng)類型表示構(gòu)件間的物理連線，而寄存器類型表示抽象的數(shù)據(jù)存儲元件。? 能夠描述層次設(shè)計，可使用模塊實例結(jié)構(gòu)描述任何層次。? 設(shè)計的規(guī)模可以是任意的；語言不對設(shè)計的規(guī)模（大?。┦┘尤魏蜗拗啤? Verilog HDL 不再是某些公司的專有語言而是 I E E E 標(biāo)準(zhǔn)。? 人和機器都可閱讀 Verilog 語言，因此它可作為 E D A 的工具和設(shè)計者之間的交互語言。? Verilog HDL 語言的描述能力能夠通過使用編程語言接口（PLI）機制進一步擴展。PLI 是允許外部函數(shù)訪問 Verilog 模塊內(nèi)信息、允許設(shè)計者與模擬器交互的例程集合。? 設(shè)計能夠在多個層次上加以描述，從開關(guān)級、門級、寄存器傳送級（ RT L）到算法級，包括進程和隊列級。? 能夠使用內(nèi)置開關(guān)級原語在開關(guān)級對設(shè)計完整建模。? 同一語言可用于生成模擬激勵和指定測試的驗證約束條件，例如輸入值的指定。? Verilog HDL 能夠監(jiān)控模擬驗證的執(zhí)行，即模擬驗證執(zhí)行過程中設(shè)計的值能夠被監(jiān)控和顯示。這些值也能夠用于與期望值比較，在不匹配的情況下， 19 打印報告消息。? 在行為級描述中， Verilog HDL 不僅能夠在 RT L 級上進行設(shè)計描述，而且能夠在體系結(jié)構(gòu)級描述及其算法級行為上進行設(shè)計描述。? 能夠使用門和模塊實例化語句在結(jié)構(gòu)級進行結(jié)構(gòu)描述。? 圖 顯示了 Verilog HDL 的混合方式建模能力，即在一個設(shè)計中每個模塊均可以在不同設(shè)計層次上建模。開關(guān) 算法門開關(guān)R T L門圖 混合設(shè)計層次建模? Verilog HDL 還具有內(nèi)置邏輯函數(shù)，例如amp。（按位與）和（按位或） 。? 對高級編程語言結(jié)構(gòu)，例如條件語句、情況語句和循環(huán)語句，語言中都可以使用。? 可以顯式地對并發(fā)和定時進行建模。? 提供強有力的文件讀寫能力。? 語言在特定情況下是非確定性的，即在不同的模擬器上模型可以產(chǎn)生不同的結(jié)果；例如，事件隊列上的事件順序在標(biāo)準(zhǔn)中沒有定義。三、自頂向下的設(shè)計方法隨著技術(shù)的發(fā)展，一個芯片上往往集成了幾十萬到幾百萬個器件，傳統(tǒng)的自底向上（Topdown ）的設(shè)計方法已不太現(xiàn)實。因此，一個設(shè)計往往從系統(tǒng)級設(shè)計開始，把系統(tǒng)劃分成幾個大的基本功能模塊，每個功能模塊再按一定的規(guī)則分成下一個層次的基本單元，如此一直劃分下去。自頂向下（Top 20 down）的設(shè)計方法可用如圖 所示的樹狀結(jié)構(gòu)表系統(tǒng)級的頂級模塊模塊 A 模 塊 B 模塊 C模塊 A 1 模塊 A 2 模塊 B 1模塊 B 2 模塊 C 2模塊 C 1圖 Topdown 設(shè)計思想四、模塊模塊（module）是 Verilog 的基本描述單位，用于描述某個設(shè)計的功能或結(jié)構(gòu)以及與其他模塊通信的外部端口。模塊在概念上可等同于一個器件，猶如調(diào)用通用器件（與門、三態(tài)門等）或通用宏單元（計數(shù)器、ALU、CPU ）等。因此，一個模塊可在另一個模塊中調(diào)用。一個設(shè)計是由一個個模塊組成的，模塊以 module 開始，以 endmodule 結(jié)束的，模塊包括模塊的端口定義部分和邏輯功能描述部分。模塊的端口定義部分，即該模塊的端口聲明部分定義了該模塊的管腳名，是該模塊與其他模塊的外部接口，相當(dāng)于器件的 pin。模塊的內(nèi)容，包括 I/O 說明、內(nèi)部信號、調(diào)用模塊等聲明語句和功能定義語句。I/O 說明定義了管腳信號的流向、信號的位寬（總線或單根信號線） ；功能描述用來產(chǎn)生各種邏輯（主要是組合邏輯和時序邏輯） ，還可以來實例化一個器件。 21 第二節(jié) Aquila 板卡使用說明及主要模塊介紹下圖為 Aquila 硬件板卡的平面圖，板上各輸入輸出資源如圖 所示：圖 Aquila 硬件板卡一、電源輸入5V 電源輸入 J5，可用普通 ADDC 適配器，~2A 即可。板卡的電源供電由開關(guān) S5 控制，當(dāng)開關(guān)拔到指示燈 HL2 方向時，為打開電源，HL2 指示燈會點亮以表示 5V 電源供電正常。二、復(fù)位復(fù)位開關(guān) S6 位于電源接口 J5 旁，如果有需要，可用于復(fù)位 FPGA 內(nèi)部邏輯。視頻 AD 及 DA 的復(fù)位由 FPGA 的 IO 控制。但在當(dāng)前版本中，由于相關(guān)復(fù)位芯片沒有焊接，所以此復(fù)位開關(guān)不起任何作用。 22 三、視頻輸入輸出接口兩路視頻輸入接口 J1(VIDEO IN 1)、J2(VIDEO IN 2)為黃色，位于板卡左側(cè)。其中 J1 與視頻 ADU5 相連，J2 與視頻 ADU8 相連。一種視頻輸出接口 VGA，標(biāo)號為 J4?？膳c計算機顯示器及普通監(jiān)視器(如電視機)相連，輸出視頻信號。四、擴展接口板上只提供一個外擴接口，P1，各管腳定義如表 ：表 管腳定義表管腳 1 2 3 4 5 6 7 8信號定義GND GPIO0 GPIO1 GND GPIO2 GPIO3 GND GPIO4管腳 9 10 11 12 13 14 15 16信號定義GPIO5 GND GPIO6 GPIO7 GND GPIO8 GPIO9 GND管腳 17 18 19 20 21 22 23 24信號定義GPIO10 GPIO11 GND GPIO12 GPIO13 GND GPIO14 GPIO15管腳 25 26 27 28 29 30 31 32信號定義GND GPIO16 GPIO17 GND GPIO18 GPIO19 GND GND管腳 33 34 35 36 37 38 39 40信號定義NC NC NC NC GND GND 五、I2C 地址板上有兩個 I2C 設(shè)備，視頻 AD1(TVP5150)、視頻 AD2(TVP5150)與視頻DA(SAA7105H)，相對應(yīng)的 I2C 地址如表 ：表 IC 地址設(shè)備名稱 I2C 地址視頻 AD1(U5) 0xBA視頻 AD2(U8) 0xB8 23 六、指示燈板上提供各種系統(tǒng)狀態(tài)指示燈及用戶自定義指示燈，如表 ：表 指示燈標(biāo)號表指示燈標(biāo)號 說明HL1 CONFIG DONE 指示燈：平時為熄滅狀態(tài)，當(dāng) FPGA 程序下載完成后，點亮。HL2 5V 電源指示燈：平時為熄滅狀態(tài)，當(dāng)系統(tǒng) 5V 電源正常供電后，點亮。HL3 FPGA 復(fù)位指示燈：系統(tǒng)上電正常工作時，為點亮狀態(tài)，按下復(fù)位開關(guān) S6 后，熄滅，松開 S6 后，重新點亮。D1~D16 用戶自定義指示燈：由 FPGA 的 IO 控制，IO 置為‘1’(高電平)后，指示燈熄滅；IO 置為 “0”后，指示燈點亮。七、FPGA 配置FPGA 的上電配置模式很多，可通過板上拔碼開關(guān) S4 進行設(shè)置，拔碼開關(guān) 2~0 位分別對應(yīng) MODE2~MODE0，在 OFF 狀態(tài)時為高電平‘1’，ON 狀態(tài)下為低電平‘0’ ，具體配置如表 ：表 FPGA 配置MODE（20） 配置模式000 Master Serial001 Master SPI010 BPI Up011/100 Reserved101 JTAG110 Slave Parallel111 Slave Serial各種配置模式的詳細(xì)說明請參考 XILINX 相關(guān)手冊。本板卡的上電自動配置采用 MASTER SPI 模式，通過接口 P3，可實現(xiàn)對板上串行 FLASH 的燒寫。P3 管腳信號定義如表 ：表 P3 管腳信號定義管腳號 1 2 3 4 5 6信號 CS DIN DOUT CLK GND 在程序調(diào)試階段，采用 JTAG 口進行程序的下載，板上接口為 P2，各管 24 腳信號定義如表 ：表 P2 管腳信號定義管腳號 1 2 3 4 5 6信號 TMS TDI TDO TCK GND 板上提供 P6，可用跳線選擇 FPGA 是否可由系統(tǒng)復(fù)位開關(guān)來控制程序重新下載，以及燒寫板上串行 FLASH。具體說明如表 ：表 程序下載說明狀態(tài) 說明空置 程序通過 JTAG 口下載2 短路 FPGA 的程序可由系統(tǒng)復(fù)位開關(guān) S6 控制重新由板上串行 FLASH 下載至 FPGA3 短路 燒寫板上串行 FLASH，即用戶程序固化在 FLASH 當(dāng)中。燒寫完必后須將短路線去掉，以保證 FPGA 重新上電后程序能夠從串行 FLASH 下載到 FPGA 當(dāng)中。八、用戶自定義按鍵S1~S4 為用戶自定義按鍵，可通過此按鍵，給出 FPGA 內(nèi)部邏輯相應(yīng)的脈沖信號，用戶可根據(jù)實際編程的需要，來定義此按鍵的功能。九、網(wǎng)絡(luò)接口J3 為標(biāo)準(zhǔn)的 RJ45 網(wǎng)絡(luò)接口。用戶可根據(jù)需要，在 FPGA 內(nèi)部做網(wǎng)絡(luò)接口協(xié)議，實現(xiàn)本系統(tǒng)與外部設(shè)備的網(wǎng)絡(luò)互連。十、RS232 接口J6 為 RS232 標(biāo)準(zhǔn)母型串行接口。用戶可根據(jù)需要，在 FPGA 內(nèi)部做異步串行協(xié)議，實現(xiàn)本系統(tǒng)與外部設(shè)備的異步串口互連。 25 第三節(jié) ISE 簡要介紹一、ISE 概述Xilinx 是全球領(lǐng)先的可編程邏輯完整解決方案的供應(yīng)商，研發(fā)、制造并銷售應(yīng)用范圍廣泛的高級集成電路、軟件設(shè)計工具以及定義系統(tǒng)級功能的IP（Intellectual Property ）核，長期以來一直推動著 FPGA 技術(shù)的發(fā)展。Xilinx的開發(fā)工具也在不斷地升級，由早期的 Foundation 系列逐步發(fā)展到目前的ISE 系列，集成了 FPGA 開發(fā)需要的所有功能，其主要特點有：包含了 Xilinx 新型 SmartCompile 技術(shù)，可以將實現(xiàn)時間縮減 倍，能在最短的時間內(nèi)提供最高的性能，提供了一個功能強大的設(shè)計收斂環(huán)境； 全面支持 Virtex5 系列器件（業(yè)界首款 65nm FPGA） ； 集成式的時序收斂環(huán)境有助于快速、輕松地識別 FPGA 設(shè)計的瓶頸； Foundation Series ISE 具有界面友好、操作簡單的特點，再加上Xilinx 的 FPGA 芯片占有很大的市場，使其成為非常通用的 FPGA 工具軟件。ISE 作為高效的 EDA 設(shè)計工具集合，與第三方軟件揚長補短，使軟件功能越來越強大，為用戶提供了更加豐