【導(dǎo)讀】數(shù)字變頻技術(shù)在軟件無(wú)線(xiàn)電和各類(lèi)數(shù)字化發(fā)射接收機(jī)中得到了廣泛應(yīng)用。為了解決這一矛盾，需要采用數(shù)字變頻技術(shù)，將采樣得到的。高速率信號(hào)變成低速率基帶信號(hào)，以便進(jìn)行下一步的信號(hào)處理。用現(xiàn)場(chǎng)可編程陣列。來(lái)設(shè)計(jì)數(shù)字上下變頻器有許多好處。FPGA在硬件上具有很強(qiáng)的穩(wěn)定性和極高的。情況下，所以采用FPGA來(lái)設(shè)計(jì)數(shù)字下變頻器更是一種好的解決方案。具QuartusII上完成了數(shù)字上變頻的設(shè)計(jì)、綜合，并最終在Modelsim上實(shí)現(xiàn)了仿真。調(diào)用IP核來(lái)實(shí)現(xiàn)各個(gè)模塊功能，最后通過(guò)原理圖的構(gòu)造來(lái)整體實(shí)現(xiàn)數(shù)字上變頻。

　　

【正文】 值與余弦信號(hào)有關(guān)。余弦信 號(hào)波形在一個(gè)周期內(nèi)相位幅度的變化關(guān)系可以用圖 中的相位圓表示，每一個(gè)點(diǎn)對(duì)應(yīng)一個(gè)特定的幅度值。一個(gè) N 位的相位累加器對(duì)應(yīng)著圓上 2N 個(gè)相位點(diǎn)，其相位分辨率為 N2/2???? 。若 N=4，則共有16種相位值與 16 種幅度值相對(duì)應(yīng)，并將相應(yīng)的幅度值存儲(chǔ)于波形存儲(chǔ)器中，存儲(chǔ)器的字節(jié)數(shù)決定了相位量化誤差。在實(shí)際的 DD 中，可利用正弦波的對(duì)稱(chēng)性，將 2? 范圍內(nèi)的幅、相點(diǎn)減小到 ? /2 內(nèi)以降低所需的存儲(chǔ)量，量化的比特?cái)?shù)決定了幅度量化誤差。 圖 三角函數(shù)相位與幅度的對(duì)應(yīng)關(guān)系 波形存儲(chǔ)器的輸出送到 D/A 轉(zhuǎn)換器， D/A 轉(zhuǎn)換器將數(shù)字量形式的波形幅值轉(zhuǎn)換成所要求合成頻率的模擬量形式信號(hào)。低通濾波器用于濾除不需要的取樣分量，以便輸出頻譜純凈的正弦波信號(hào)。 DDS 在相對(duì)帶寬、頻率轉(zhuǎn)換時(shí)間、高分辨力、相位連續(xù)性、正交輸出及集成化等一系列性能指標(biāo)方面遠(yuǎn)遠(yuǎn)超過(guò)了傳統(tǒng)頻率合成技術(shù)所能達(dá)到的水平，為系統(tǒng)提供的信號(hào)源優(yōu)于模擬信號(hào)源。 DDS 模塊的輸出頻率 fout 是系統(tǒng)工作頻率 fclk、相位累加器比特?cái)?shù) N 及頻率控制字 K 三者的一個(gè)函數(shù)，其數(shù)學(xué)關(guān)系由式 (3— 23)給出： （ 3— 23） 它的頻率分辨率，即頻率的變化間隔為： Nclkout Kf2f ? 桂林電子科技大學(xué)畢業(yè)設(shè)計(jì)（論文）報(bào)告用紙 第 17 頁(yè) 共 38 頁(yè) (3— 24) 另外還可以使用 CORDIC 算法 來(lái)實(shí)現(xiàn) DDS。其 的基 本思想是通過(guò)一系列固定的、與運(yùn)算基數(shù)相關(guān)的角度的不斷偏擺以逼近所需的旋轉(zhuǎn)角度。 CORDIC 算法包含圓周系統(tǒng)，線(xiàn)性系統(tǒng)，雙曲系統(tǒng)三種旋轉(zhuǎn)系統(tǒng)， 在本設(shè)計(jì)中沒(méi)有用到這里就不再多做介紹。 4 各模塊設(shè)計(jì)實(shí)現(xiàn)原理 在前面幾章認(rèn)真分析研究了數(shù)字上變頻器中主要的模塊設(shè)計(jì)方法之后，本章主要介紹此次數(shù)字上變頻設(shè)計(jì)中主要模塊的設(shè)計(jì)實(shí)現(xiàn)和驗(yàn)證。此次數(shù)字上變頻設(shè)計(jì)中的主要模塊是用 Verilog 語(yǔ)言進(jìn)行 RTL 級(jí)設(shè)計(jì)，結(jié)合 QuartuslI 和 ModelSim 軟件完成綜合仿真。本章詳細(xì)分析了每個(gè)模塊的設(shè)計(jì)方法和設(shè)計(jì)過(guò)程中重要因素的考慮 以及最后的驗(yàn)證，為最后實(shí)現(xiàn)系統(tǒng)級(jí)綜合做好了準(zhǔn)備。 數(shù)字上變頻的實(shí)現(xiàn)過(guò)程：首先，信號(hào)通過(guò)內(nèi)插濾波器提高信號(hào)的采樣速率；然后通過(guò)正交混頻，實(shí)現(xiàn)信號(hào)載頻從低頻搬移到中頻或高頻。數(shù)字上變頻過(guò)程中的關(guān)鍵部分是內(nèi)插濾波器設(shè)計(jì)和 NCO 設(shè)計(jì)。數(shù)字上變頻的實(shí)現(xiàn)過(guò)程的框圖如圖 所示，其中，半帶濾波器和 CIC 濾波器組成內(nèi)插濾波器。 圖 數(shù)字上變頻原理圖 下面介紹各個(gè)模塊的主要設(shè)計(jì)步驟和內(nèi)容。 DDS 設(shè)計(jì) 本次設(shè)計(jì)是采用查表法實(shí)現(xiàn)數(shù)控振蕩器的。用 編寫(xiě) VeliogHDL 語(yǔ)言，然后生成的 DDS 原理圖如圖 所示。我設(shè)計(jì)的 DDS 是由相位累加器 counter 和正弦波查找表這兩個(gè)模塊組成的，其中此設(shè)計(jì)中設(shè)計(jì)了 sinrom 和 cosrom 兩個(gè)查找表。 DDS技術(shù)產(chǎn)生波形的過(guò)程是：基于奈奎斯特抽樣定理對(duì)需要產(chǎn)生的波形進(jìn)行采樣、量化后存入存儲(chǔ)器 ROM 中作為待產(chǎn)生信號(hào)波形的數(shù)據(jù)表；在需要輸出波形時(shí)，從數(shù)據(jù)表中依次讀出數(shù)據(jù)，產(chǎn)生數(shù)字化信號(hào)，這個(gè)信號(hào)再通過(guò) D/A 轉(zhuǎn)換器和濾波器后就變成了所需的模擬信號(hào)波形。 這兩個(gè)模塊的具體設(shè)計(jì)方法步驟如下。 Nclkf2f ?? 桂林電子科技大學(xué)畢業(yè)設(shè)計(jì)（論文）報(bào)告用紙 第 18 頁(yè) 共 38 頁(yè) 相位累加器 相位累加器由地 址加法器和寄存器構(gòu)成。加法器完成加法，寄存器將加法器的結(jié)果加以保存作為下一次相加用。周而復(fù)始直到加法器出現(xiàn)溢出。在滿(mǎn)足性能的前提下為節(jié)省資源開(kāi)銷(xiāo)，采用 12 位的頻率控制字。 此處，選擇相位累加器的位數(shù) N=32，頻率控制字用 fre_word 表示。相位累加器以步長(zhǎng) fre_word 做累加，產(chǎn)生所需要的頻率控制數(shù)據(jù)；把得到的頻率控制數(shù)據(jù)作為地址對(duì)ROM 存儲(chǔ)器進(jìn)行尋址。所以從 32 位的相位累加器結(jié)果中提取高 12 位作為 ROM 的查詢(xún)地址，由此而產(chǎn)生的誤差會(huì)對(duì)頻譜純度有影響，但是對(duì)波形的精度的影響是可以忽略的。相位累加器的實(shí)現(xiàn) 程序見(jiàn)附錄一（ a）。 兩個(gè)模塊的結(jié)合原理圖如下圖 所示。 圖 DDS 原理圖 正弦查找表 數(shù)據(jù)存儲(chǔ)器 (ROM)實(shí)質(zhì)是一個(gè)相位 /幅度轉(zhuǎn)換電路， ROM 中存儲(chǔ)二進(jìn)制碼表示所需合成信號(hào)的相位 /幅度值，相位寄存器每尋址一次 ROM，就輸出一個(gè)相對(duì)應(yīng)的信號(hào)相位/幅度值。將正、余弦波形的量化數(shù)據(jù)存儲(chǔ)于波形查詢(xún)表 ROM 中，即可完成正、余弦波發(fā)生的功能。 根據(jù) 0 /2Ncf K f?? ，設(shè)置載波頻率控制字為 20xx00000，基帶信號(hào)頻率 控制字為20xx00，而時(shí)鐘頻率設(shè)為 20MHz，又 N=32，可知載波頻率為 1M，基帶信號(hào)頻率為 10K。具體步驟如下： (1)借助 Matlab，通過(guò)編寫(xiě) .m文件（具體程序見(jiàn)附錄一（ b））生成 .mif 文件的查找表； (2)由 軟件來(lái)定制 ROM，并加載波形數(shù)據(jù)文件 和。運(yùn)用 altara 的 IP 核， 定制加載到 LPM ROM 中即可得到所需的正弦查詢(xún)表 ROM。 其使用基本流程如下組圖。 (a)選擇 “ Tools”中的“ MegaWizard PlugIn Manager?”如圖 所示。 桂林電子科技大學(xué)畢業(yè)設(shè)計(jì)（論文）報(bào)告用紙 第 19 頁(yè) 共 38 頁(yè) 圖 IP 核定制 (b)點(diǎn)擊 next，選擇 Memory Complier 中的 ROM— 1— PORT，器件類(lèi)型選 StratixII，所用語(yǔ)言選擇 verilog HDL，并定義名稱(chēng) sinrom，如圖 所示。 圖 IP 核功能類(lèi)型選擇 (c)選擇輸出位數(shù)為 12 位，深度為 4096；其他選擇默認(rèn)即可。如下圖 所示。 桂林電子科技大學(xué)畢業(yè)設(shè)計(jì)（論文）報(bào)告用紙 第 20 頁(yè) 共 38 頁(yè) 圖 位寬設(shè)置 余下步驟可以 直接采用默認(rèn)選擇，直到“ finish”即可，如此就完成了 ROM 的定制，余弦表 的定制亦是如此。 內(nèi)插濾波器設(shè)計(jì) HB 半帶濾波器和 CIC 濾波器統(tǒng)稱(chēng)為內(nèi)插濾波器，主要用來(lái)對(duì)基帶信號(hào)進(jìn)行脈沖整形，提高信號(hào)數(shù)據(jù)速率，以便與載波信號(hào)混頻。 HB 半帶濾波器設(shè)計(jì) 由前面的理論知識(shí)分析可知， HB 濾波器階數(shù)越低，相對(duì)帶寬越小，因此在此設(shè)計(jì)中，小插值率的情況下，應(yīng)盡可能采用高階的 HB 濾波器，以獲得盡可能大的信號(hào)帶寬。 HB 濾波器設(shè)計(jì)我們選取窗函數(shù)法中的 Kaiser 方法。這種 算法可以設(shè)計(jì)出與期望濾波器頻率相應(yīng)很吻合的濾波器。 首先在 Matlab 中 輸入“ FDAtool” 然后在其彈出的窗口中來(lái) 設(shè)計(jì)濾波器 的各項(xiàng)指標(biāo) 。 在 Matlab 中我們按照指標(biāo)來(lái)進(jìn)行設(shè)計(jì)模型，如下圖所示。在 Matlab 得到濾波器系數(shù)，并可得到階數(shù)為 38，實(shí)際系數(shù)為 39 的低通濾波器系數(shù)。 我們可以 從 Matlab 算出 一組濾波器 系數(shù) h(n)。但其 值是一組浮點(diǎn)數(shù)，而 FPGA 器件 只是定點(diǎn)數(shù)計(jì)算，所以要將浮點(diǎn)數(shù)轉(zhuǎn)換為定點(diǎn)數(shù)，對(duì)濾波器系數(shù)進(jìn)行量化，量化結(jié)果采用二進(jìn)制補(bǔ)碼的形式，本文對(duì)濾波器的系數(shù)進(jìn)行 12 比特的量化。 即系 數(shù)乘以 4096，然后化為二進(jìn)制即可。 桂林電子科技大學(xué)畢業(yè)設(shè)計(jì)（論文）報(bào)告用紙 第 21 頁(yè) 共 38 頁(yè) 圖 窗函數(shù)設(shè)計(jì)濾波器 根據(jù)前面對(duì) HB半帶濾波器的理論分析以及實(shí)際的要求， 運(yùn)用 Verliog 語(yǔ)言進(jìn)行編程，利用串行算法設(shè)計(jì)了一個(gè)單級(jí)的 38 階半帶濾波器，輸入為 12 位，為了不失真，使輸出設(shè)為 30 位。 具體程序見(jiàn)附錄二，得到生成單元 (symbol)如下圖所示。 圖 hb 濾波器模塊 其中， Data_in 是輸入信號(hào)，即前面輸入的正弦基帶信號(hào)， clock 為系統(tǒng)時(shí)鐘頻率，取 20MHz， reset 是同步復(fù)位信號(hào)， Data_out 是 FIR 輸出。 CIC 濾波器設(shè)計(jì) 在設(shè)計(jì) CIC 濾波器時(shí)主要考慮到，對(duì)于一個(gè) Q 級(jí)的 CIC 濾波器來(lái)說(shuō)，存在一個(gè)處理增益 ，而且隨著級(jí)數(shù) Q 和抽取因子 D的加大，處理增益也以指數(shù)級(jí)增長(zhǎng)，所以在用 FPGA來(lái)實(shí)現(xiàn)時(shí)，要保留足夠的運(yùn)算精度，否則就有可能引起溢出錯(cuò)誤，或運(yùn)算精度的降低。在這個(gè)設(shè)計(jì)中，主要為了簡(jiǎn)便起見(jiàn)，我選擇了設(shè)計(jì)單級(jí)的 CIC 濾波器。另外，由前面的理論分析可知，梳狀濾波器和整個(gè) CIC 濾波器在 02? 范圍內(nèi)并不是完全線(xiàn)性相位的， 桂林電子科技大學(xué)畢業(yè)設(shè)計(jì)（論文）報(bào)告用紙 第 22 頁(yè) 共 38 頁(yè) 每隔 2? /D 就會(huì)產(chǎn)生一次相位跳變。但在每個(gè)間隔 2? /D的區(qū)間范圍內(nèi)，它們是線(xiàn)性相位的。實(shí)際應(yīng)用中，我們感興趣的有用信號(hào)落在區(qū)間 0— 2? /D 內(nèi)，其余區(qū)間內(nèi)的信號(hào)都是要被抑制的，因此非線(xiàn)性相位對(duì)濾波和抽取后的結(jié)果并沒(méi)有影響 。從效果上來(lái)看，CIC 濾波器還是一個(gè)線(xiàn)性相位濾波器。 還有一般來(lái)說(shuō) CIC 的通帶衰減較大，前面加一 FIR 濾波器可以補(bǔ)償 CIC 的通帶衰減，但是 FIR 濾波器又耗費(fèi)很多的硬件資源，因此在此處為了滿(mǎn)足濾波器的阻帶衰減特性，我選擇了 用 verilog 語(yǔ)言實(shí)現(xiàn)了一個(gè)實(shí)現(xiàn)了一個(gè) 單 級(jí)， 插值為 4 的 29 位插值濾波器，系統(tǒng)工作時(shí)鐘的頻率是數(shù)據(jù)速率的 4 倍。程序見(jiàn)附錄 三 。 生成單元如圖 所示。 圖 CIC 插值濾波器模塊 其中 clk 為系統(tǒng)時(shí)鐘頻率 20MHz， clk_div 是 5 MHz， rst 是同步復(fù)位信號(hào)。 混頻器設(shè)計(jì) 本次設(shè)計(jì)中為方便簡(jiǎn)單，主要是調(diào)用 IP 核中的乘法器，具體步驟如下列組圖所示。 圖 IP 核功能類(lèi)型選擇 選擇乘法器 LPM_MULT，器件類(lèi)型為 StratixII，所用語(yǔ)言是 verilog HDL 語(yǔ)言，并 桂林電子科技大學(xué)畢業(yè)設(shè)計(jì)（論文）報(bào)告用紙 第 23 頁(yè) 共 38 頁(yè) 命名稱(chēng)為 mult。 圖 乘法器輸入、輸出位寬設(shè)置 輸入分別選擇 30bits 和 12bits，得輸出為 42bits。 圖 乘法器輸入數(shù)據(jù)（是否為常數(shù)，是否為有符號(hào)數(shù)）設(shè)置及綜合使用資源情況設(shè)置 桂林電子科技大學(xué)畢業(yè)設(shè)計(jì)（論文）報(bào)告用紙 第 24 頁(yè) 共 38 頁(yè) 5 數(shù)字上變頻仿真與驗(yàn)證 本次設(shè)計(jì)主要是應(yīng)用軟件 Modelsim 來(lái)進(jìn)行仿真。因此本章主要來(lái)介紹Modelsim 軟件的特點(diǎn)及仿真步驟以及本設(shè)計(jì)的仿真驗(yàn)證結(jié)果。 Modelsim 仿真軟件介紹和特點(diǎn) Mentor 公司的 ModelSim 是業(yè)界最優(yōu)秀的 HDL 語(yǔ)言仿真軟件，它能提供友好的仿真環(huán)境，是業(yè)界唯一的單內(nèi)核支持 VHDL 和 Verilog 混合仿真的仿真器。 是作 FPGA/ASIC設(shè)計(jì)的 RTL 級(jí)和門(mén)級(jí)電路仿真的首選 ， 它采用直接優(yōu)化的編譯技術(shù)、 Tcl/Tk 技術(shù)、和單一內(nèi)核仿真技術(shù)，編譯仿真速度快，編譯的代碼與平臺(tái)無(wú)關(guān)，便于保護(hù) IP 核，個(gè)性化的圖形界面和用戶(hù)接口，為用戶(hù)加快調(diào)錯(cuò)提供強(qiáng)有力的手段，是 FPGA/ASIC 設(shè)計(jì)的首選仿真軟件。 Modelsim 支持 Verilog、 VHDL 以及他們的混合仿真，它可以將整個(gè)程序分步執(zhí)行，使設(shè)計(jì)者直接看到他的程序下一步要執(zhí)行的語(yǔ)句，而且在程序執(zhí)行的任何步驟任