【正文】 種相位值與 16 種幅度值相對(duì)應(yīng)，并將相應(yīng)的幅度值存儲(chǔ)于波形存儲(chǔ)器中，存儲(chǔ)器的字節(jié)數(shù)決定了相位量化誤差。用 編寫(xiě) VeliogHDL 語(yǔ)言，然后生成的 DDS 原理圖如圖 所示。具體步驟如下： (1)借助 Matlab，通過(guò)編寫(xiě) .m文件（具體程序見(jiàn)附錄一（ b））生成 .mif 文件的查找表； (2)由 軟件來(lái)定制 ROM，并加載波形數(shù)據(jù)文件 和。但其 值是一組浮點(diǎn)數(shù)，而 FPGA 器件 只是定點(diǎn)數(shù)計(jì)算，所以要將浮點(diǎn)數(shù)轉(zhuǎn)換為定點(diǎn)數(shù)，對(duì)濾波器系數(shù)進(jìn)行量化，量化結(jié)果采用二進(jìn)制補(bǔ)碼的形式，本文對(duì)濾波器的系數(shù)進(jìn)行 12 比特的量化。 圖 IP 核功能類(lèi)型選擇 選擇乘法器 LPM_MULT，器件類(lèi)型為 StratixII，所用語(yǔ)言是 verilog HDL 語(yǔ)言，并 桂林電子科技大學(xué)畢業(yè)設(shè)計(jì)（論文）報(bào)告用紙 第 23 頁(yè) 共 38 頁(yè) 命名稱(chēng)為 mult。程序見(jiàn)附錄 三 。 首先在 Matlab 中 輸入“ FDAtool” 然后在其彈出的窗口中來(lái) 設(shè)計(jì)濾波器 的各項(xiàng)指標(biāo) 。 兩個(gè)模塊的結(jié)合原理圖如下圖 所示。數(shù)字上變頻過(guò)程中的關(guān)鍵部分是內(nèi)插濾波器設(shè)計(jì)和 NCO 設(shè)計(jì)。用相位累加器輸出的數(shù)據(jù)作為波形存儲(chǔ)器 (ROM)的相位取樣地址，這樣就可把存儲(chǔ)在波形存儲(chǔ)器內(nèi)的波形抽樣值 (二進(jìn)制編碼 )經(jīng)查找表查出，完成相位到幅值轉(zhuǎn)換。 圖 半帶濾波器的幅頻特性 由于半帶濾波器是偶對(duì)稱(chēng)、奇次的線性相位 FIR 濾波器，因而還具有以下三個(gè)性質(zhì)：第一，濾波器的階數(shù) N為奇數(shù)；第二，濾波器的沖擊響應(yīng) h(n)為實(shí)數(shù)；第三，濾波器的幅度函數(shù) H(w)為偶函數(shù)。該部分包含了含有 M點(diǎn)差分延遲的 N級(jí)梳狀濾波器，該差分延時(shí)用于控制濾波器的頻率響應(yīng)。因此，原來(lái)插入的零值點(diǎn)變?yōu)?x(n)的準(zhǔn)確內(nèi)插值，經(jīng)過(guò)內(nèi)插大大提高了時(shí)域分辨率。多速率信號(hào)處理技術(shù)為這種降速處理的實(shí)現(xiàn)提供了理論依據(jù)，其中最為重要的理論是抽取和內(nèi)插，它們?yōu)閿?shù)字上下變頻的成功實(shí)現(xiàn)奠定了重要的基礎(chǔ)。至于濾波器的階數(shù)，同樣涉及到的是硬件資源消耗的問(wèn) 題。所以對(duì)于一個(gè)實(shí)信號(hào)而言，只需其正頻部分或負(fù)頻部分就能夠完全加以描述，不會(huì)丟失任何信息，也不會(huì)產(chǎn)生虛假信號(hào)。 圖 FPGA 設(shè)計(jì)流程圖 設(shè)計(jì)輸入方式和軟件 設(shè)計(jì)輸入方式主要有兩種：原理圖設(shè)計(jì)和硬件描述語(yǔ)言設(shè)計(jì)。 學(xué)習(xí)底層配置單元的 LUT和 Register比率的一個(gè)重要意義在于器件選型和規(guī)模估算。它 不僅為數(shù)字電路的設(shè)計(jì)提供了很大的方便，而且在很大程度上改變了以往數(shù)字系統(tǒng)設(shè)計(jì)、調(diào)試、運(yùn)行的工作方式。 課題研究?jī)?nèi)容及設(shè)計(jì)方案 本課題以變頻技術(shù)為理論知識(shí)， 以 FPGA 技術(shù)作為設(shè)計(jì)的技術(shù)手段，通過(guò)軟件設(shè)計(jì)并實(shí)現(xiàn)數(shù)字 上變頻 系統(tǒng)。因此，軟件無(wú)線電技術(shù)已經(jīng)被越來(lái)越廣泛地應(yīng)用于蜂窩通信及各種軍用和民用的無(wú)線系統(tǒng)中。作為軟件無(wú)線電接收機(jī)的核心技術(shù)之一，數(shù)字上下變頻技術(shù)也得到了越來(lái)越普遍的應(yīng)用。為了解決這一矛盾，需要采用數(shù)字變 頻技術(shù)，將采樣得到的高速率信號(hào)變成低速率基帶信號(hào)，以便進(jìn)行下一步的信號(hào)處理。 隨著軟件無(wú)線電技術(shù)理論的發(fā)展以及大規(guī)模集成電路的廣泛使用，原來(lái)的模擬系統(tǒng)的基帶處理部分采用數(shù)字電路逐漸數(shù)字化、軟件化。數(shù)字上變頻 (Digital Up ConverterDUC )與下變頻是相對(duì)應(yīng)的過(guò)程， DSP 處理后的基帶數(shù)字信號(hào)經(jīng)過(guò)內(nèi)插、濾波和上變頻后，將信號(hào)傳給 DAC 來(lái)完成后續(xù)的模擬處理環(huán) 節(jié)。 （ 3）學(xué)習(xí)并能夠熟練使用 EDA 工具完成設(shè)計(jì)流程 ， 采用 verilog 語(yǔ)言，自行編寫(xiě)各關(guān)鍵功能模塊的硬件描述語(yǔ)言程序。 最后， FPGA（一次性編程的除外）技術(shù)無(wú)需編程器和較高的編程電壓，打破了先編程后裝配的慣例，形成產(chǎn)品后還可以在系統(tǒng)內(nèi)反復(fù)編程，可以快速有效地設(shè)計(jì)開(kāi)發(fā)，加快系統(tǒng)預(yù)制及器件功能升級(jí)，減少電路走線，大大減少設(shè)計(jì)時(shí)間，縮短開(kāi)發(fā)周期。寫(xiě)入 CAM 的數(shù)據(jù)會(huì)和其內(nèi)部存儲(chǔ)的每一個(gè)數(shù)據(jù)進(jìn)行比較，并返回與端口數(shù)據(jù)相同的所有內(nèi)部數(shù)據(jù)的地址。還有 Altera 公司的 支持最新的 cycloneII 系列器件的整個(gè)設(shè)計(jì)流程。將上式乘以 cjte?? ，把載頻下移 ωc，得到基帶信號(hào) (或稱(chēng)為零中頻信號(hào) )，記為 ()bzt，有： ( ) ( ) cjtbz t a t e ?? 1 ( )[ ( )] xH x t dt ? ???????? ?? 桂林電子科技大學(xué)畢業(yè)設(shè)計(jì)（論文）報(bào)告用紙 第 8 頁(yè) 共 38 頁(yè) ( ) ( ) c os ( ) ( ) sin ( )bz t a t t ja t t???? ( ) ( )I t jQ t?? （ 3— 6） 其中 ( ) ( ) cos ( )I t a t t?? ， )(sin)()( ttatQ ?? ， 分別稱(chēng)為基帶信號(hào)的同相分量和正交分量。而作為載波的 DDS 輸出波形，其頻率相對(duì)較高。實(shí)現(xiàn)采樣率的轉(zhuǎn)換 (插值和抽取 )的關(guān)鍵問(wèn)題是如何保證實(shí)現(xiàn)插值或抽取后，信號(hào)所包含的信息不發(fā)生失真。 在數(shù)字上下變頻器中，所實(shí)現(xiàn)的很重要的一部分功能就是抽取和內(nèi)插，這些功能都可以依靠多速率濾波器來(lái)完成。 假設(shè) CIC 濾波器是由上述的兩個(gè)基本單元構(gòu)成的。 DDS 的實(shí)現(xiàn)原理 三角函數(shù)數(shù)字發(fā)生器有多種實(shí)現(xiàn)方法，本設(shè)計(jì)主要運(yùn)用基于直接數(shù)字式頻率合成技術(shù) (DDS)的三角函數(shù)發(fā)生器。在實(shí)際的 DD 中，可利用正弦波的對(duì)稱(chēng)性，將 2? 范圍內(nèi)的幅、相點(diǎn)減小到 ? /2 內(nèi)以降低所需的存儲(chǔ)量，量化的比特?cái)?shù)決定了幅度量化誤差。我設(shè)計(jì)的 DDS 是由相位累加器 counter 和正弦波查找表這兩個(gè)模塊組成的，其中此設(shè)計(jì)中設(shè)計(jì)了 sinrom 和 cosrom 兩個(gè)查找表。運(yùn)用 altara 的 IP 核， 定制加載到 LPM ROM 中即可得到所需的正弦查詢表 ROM。 即系 數(shù)乘以 4096，然后化為二進(jìn)制即可。 圖 乘法器輸入、輸出位寬設(shè)置 輸入分別選擇 30bits 和 12bits，得輸出為 42bits。 還有一般來(lái)說(shuō) CIC 的通帶衰減較大，前面加一 FIR 濾波器可以補(bǔ)償 CIC 的通帶衰減，但是 FIR 濾波器又耗費(fèi)很多的硬件資源，因此在此處為了滿足濾波器的阻帶衰減特性，我選擇了 用 verilog 語(yǔ)言實(shí)現(xiàn)了一個(gè)實(shí)現(xiàn)了一個(gè) 單 級(jí)， 插值為 4 的 29 位插值濾波器，系統(tǒng)工作時(shí)鐘的頻率是數(shù)據(jù)速率的 4 倍。這種 算法可以設(shè)計(jì)出與期望濾波器頻率相應(yīng)很吻合的濾波器。相位累加器的實(shí)現(xiàn) 程序見(jiàn)附錄一（ a）。 數(shù)字上變頻的實(shí)現(xiàn)過(guò)程：首先，信號(hào)通過(guò)內(nèi)插濾波器提高信號(hào)的采樣速率；然后通過(guò)正交混頻，實(shí)現(xiàn)信號(hào)載頻從低頻搬移到中頻或高頻。由此可以看出，相位累加器在每一個(gè)時(shí)鐘脈沖輸入時(shí)，把頻率控制字累加一次，相位累加器輸出的數(shù)據(jù)就是合成信號(hào)的相位，相位累加器的溢出頻率就是 DDS 輸出的信號(hào)頻率。由于半帶 FIR 濾波器系數(shù)的對(duì)稱(chēng)性和近一半系數(shù)為零，使得濾波運(yùn)算的乘法次數(shù)減少了近 3/4，加法次數(shù)減少了近一半，用于存放濾波器系數(shù)的存儲(chǔ)器也減少了一半，因 而更有利于高效數(shù)字信號(hào)處理的實(shí)時(shí)實(shí)現(xiàn)。梳狀濾波器部分工作在采樣率λ /R，其中 R表示整數(shù)改變因子。 由圖中可見(jiàn)，在內(nèi)插后的頻譜 )ejwW（ 中不僅含有 ）（ jwX e 的基帶分量，還含有其頻率大于 ? /L 的高頻成分，為了從 )ejwW（ 中恢復(fù)原始譜，則必須對(duì)內(nèi)插后的信號(hào)進(jìn)行低通濾波（濾波器帶寬為 ? /L）。但是隨著采樣速率的提高帶來(lái)一個(gè)問(wèn)題就是采樣后的數(shù)據(jù)流速率很高，導(dǎo)致后續(xù)的信號(hào)處理速度跟不上，所以對(duì) A/D 處理后的數(shù)據(jù)流進(jìn)行降速處理或叫二次采樣是完全必要的。要提高 DUC 的性能，就要加寬運(yùn)算字長(zhǎng)，但字長(zhǎng)不可能無(wú)限加寬，這就需要在 DUC 性能和硬件資源開(kāi)銷(xiāo)之間作一個(gè)折衷。 數(shù)字上變頻原理概述 數(shù)字混頻 正交變換 任何物理可實(shí)現(xiàn)的信號(hào)都是實(shí)信號(hào)，實(shí)信號(hào)的頻譜具有共軛對(duì)稱(chēng)性，即正負(fù)頻率幅度分量是對(duì)稱(chēng)的，而其相位分量正好相反。FPGA 的開(kāi)發(fā)流程一般如圖 2一 2 所示，包括電路設(shè)計(jì)、設(shè)計(jì)輸入、功能仿真、綜合優(yōu)化、綜合后仿真、實(shí)現(xiàn)與布局布線、時(shí)序仿真與驗(yàn)證、板級(jí)仿真與驗(yàn)證，以及芯片編程與調(diào)試 桂林電子科技大學(xué)畢業(yè)設(shè)計(jì)（論文）報(bào)告用紙 第 6 頁(yè) 共 38 頁(yè) 設(shè)計(jì)描述 生產(chǎn) 設(shè)計(jì)輸入 設(shè)計(jì)編輯 器件編程 延時(shí)確認(rèn) 設(shè)計(jì)修改 功能仿真 在線確認(rèn) 等主要步驟。一般來(lái)說(shuō)，比較經(jīng)典的基本可編程單元的配置是一個(gè)寄存器加一個(gè)查找表，但不同廠商的寄存器和查找表的內(nèi)部結(jié)構(gòu)有一定的差異，而且寄存器和查找表的組合模式也不同。以 FPGA 為代表的數(shù)字系統(tǒng)現(xiàn)場(chǎng)集成技術(shù)正朝著 低功耗，高頻率、高靈活性的方向發(fā)展?！皵?shù)字上下變頻”在軟件無(wú)線電中的意義已不再僅僅是簡(jiǎn)單的上下變頻概念了。軟件無(wú)線電技術(shù)只需通過(guò)軟件上的更新就能夠選擇不同的業(yè)務(wù)或調(diào)制方式、追加和修改功能，具有 傳統(tǒng)硬件方式所無(wú)法比擬的靈活性、開(kāi)放性和可擴(kuò)展性。CIC filter 桂林電子科技大學(xué)畢業(yè)設(shè)計(jì)（論文）報(bào)告用紙 第 3 頁(yè) 共 4 頁(yè) 目 錄 引言 ...................................................... 1 1 緒論 .................................................... 2 數(shù)字變頻技術(shù)簡(jiǎn)介 ...................................................... 2 數(shù)字上下變頻技術(shù)的應(yīng)用發(fā)展及現(xiàn)狀 ...................................... 2 課題研究?jī)?nèi)容及設(shè)計(jì)方案 ................................................ 3 2 FPGA 系統(tǒng)設(shè)計(jì)基礎(chǔ) ........................................ 4 FPGA 簡(jiǎn)介 ............................................................. 4 FPGA 基本結(jié)構(gòu) ......................................................... 4 FPGA 的基本設(shè)計(jì)流程 ................................................... 5 設(shè)計(jì)輸入方式和軟件 .................................................. 6 仿真的方法和軟件 .................................................... 6 3 數(shù)字上變頻技術(shù)理論基礎(chǔ) ................................... 7 數(shù)字上變頻原理概述 .................................................... 7 數(shù)字混頻正交變換 .................................................... 7 影響數(shù)字上變頻性能的主要因素 ........................................ 8 數(shù)字上變頻的基本原理 ................................................ 9 多速率信號(hào)處理 ........................................................ 9 多速率信號(hào)處理理論 .................................................. 9 整數(shù)倍內(nèi)插 ......................................................... 10 高效數(shù)字濾波器 ....................................................... 11 CIC 濾波器 ......................................................... 12 HB 半帶濾波器 ...................................................... 14 DDS 的實(shí)現(xiàn)原理 ......................