【正文】 類型選擇 (c)選擇輸出位數(shù)為 12 位，深度為 4096；其他選擇默認(rèn)即可。 HB 半帶濾波器設(shè)計(jì) 由前面的理論知識(shí)分析可知， HB 濾波器階數(shù)越低，相對(duì)帶寬越小，因此在此設(shè)計(jì)中，小插值率的情況下，應(yīng)盡可能采用高階的 HB 濾波器，以獲得盡可能大的信號(hào)帶寬。 在 Matlab 中我們按照指標(biāo)來進(jìn)行設(shè)計(jì)模型，如下圖所示。 即系 數(shù)乘以 4096，然后化為二進(jìn)制即可。 CIC 濾波器設(shè)計(jì) 在設(shè)計(jì) CIC 濾波器時(shí)主要考慮到，對(duì)于一個(gè) Q 級(jí)的 CIC 濾波器來說，存在一個(gè)處理增益 ，而且隨著級(jí)數(shù) Q 和抽取因子 D的加大，處理增益也以指數(shù)級(jí)增長，所以在用 FPGA來實(shí)現(xiàn)時(shí)，要保留足夠的運(yùn)算精度，否則就有可能引起溢出錯(cuò)誤，或運(yùn)算精度的降低。實(shí)際應(yīng)用中，我們感興趣的有用信號(hào)落在區(qū)間 0— 2? /D 內(nèi)，其余區(qū)間內(nèi)的信號(hào)都是要被抑制的，因此非線性相位對(duì)濾波和抽取后的結(jié)果并沒有影響 。 生成單元如圖 所示。 圖 乘法器輸入、輸出位寬設(shè)置 輸入分別選擇 30bits 和 12bits，得輸出為 42bits。 是作 FPGA/ASIC設(shè)計(jì)的 RTL 級(jí)和門級(jí)電路仿真的首選 ， 它采用直接優(yōu)化的編譯技術(shù)、 Tcl/Tk 技術(shù)、和單一內(nèi)核仿真技術(shù)，編譯仿真速度快，編譯的代碼與平臺(tái)無關(guān)，便于保護(hù) IP 核，個(gè)性化的圖形界面和用戶接口，為用戶加快調(diào)錯(cuò)提供強(qiáng)有力的手段，是 FPGA/ASIC 設(shè)計(jì)的首選仿真軟件。因此本章主要來介紹Modelsim 軟件的特點(diǎn)及仿真步驟以及本設(shè)計(jì)的仿真驗(yàn)證結(jié)果。 混頻器設(shè)計(jì) 本次設(shè)計(jì)中為方便簡單，主要是調(diào)用 IP 核中的乘法器，具體步驟如下列組圖所示。 還有一般來說 CIC 的通帶衰減較大，前面加一 FIR 濾波器可以補(bǔ)償 CIC 的通帶衰減，但是 FIR 濾波器又耗費(fèi)很多的硬件資源，因此在此處為了滿足濾波器的阻帶衰減特性，我選擇了 用 verilog 語言實(shí)現(xiàn)了一個(gè)實(shí)現(xiàn)了一個(gè) 單 級(jí)， 插值為 4 的 29 位插值濾波器，系統(tǒng)工作時(shí)鐘的頻率是數(shù)據(jù)速率的 4 倍。另外，由前面的理論分析可知，梳狀濾波器和整個(gè) CIC 濾波器在 02? 范圍內(nèi)并不是完全線性相位的， 桂林電子科技大學(xué)畢業(yè)設(shè)計(jì)（論文）報(bào)告用紙 第 22 頁 共 38 頁 每隔 2? /D 就會(huì)產(chǎn)生一次相位跳變。 具體程序見附錄二，得到生成單元 (symbol)如下圖所示。 我們可以 從 Matlab 算出 一組濾波器 系數(shù) h(n)。這種 算法可以設(shè)計(jì)出與期望濾波器頻率相應(yīng)很吻合的濾波器。 桂林電子科技大學(xué)畢業(yè)設(shè)計(jì)（論文）報(bào)告用紙 第 20 頁 共 38 頁 圖 位寬設(shè)置 余下步驟可以 直接采用默認(rèn)選擇，直到“ finish”即可，如此就完成了 ROM 的定制，余弦表 的定制亦是如此。 (a)選擇 “ Tools”中的“ MegaWizard PlugIn Manager?”如圖 所示。 根據(jù) 0 /2Ncf K f?? ，設(shè)置載波頻率控制字為 20xx00000，基帶信號(hào)頻率 控制字為20xx00，而時(shí)鐘頻率設(shè)為 20MHz，又 N=32，可知載波頻率為 1M，基帶信號(hào)頻率為 10K。相位累加器的實(shí)現(xiàn) 程序見附錄一（ a）。在滿足性能的前提下為節(jié)省資源開銷，采用 12 位的頻率控制字。 這兩個(gè)模塊的具體設(shè)計(jì)方法步驟如下。 DDS 設(shè)計(jì) 本次設(shè)計(jì)是采用查表法實(shí)現(xiàn)數(shù)控振蕩器的。 數(shù)字上變頻的實(shí)現(xiàn)過程：首先，信號(hào)通過內(nèi)插濾波器提高信號(hào)的采樣速率；然后通過正交混頻，實(shí)現(xiàn)信號(hào)載頻從低頻搬移到中頻或高頻。 CORDIC 算法包含圓周系統(tǒng)，線性系統(tǒng)，雙曲系統(tǒng)三種旋轉(zhuǎn)系統(tǒng)， 在本設(shè)計(jì)中沒有用到這里就不再多做介紹。低通濾波器用于濾除不需要的取樣分量，以便輸出頻譜純凈的正弦波信號(hào)。一個(gè) N 位的相位累加器對(duì)應(yīng)著圓上 2N 個(gè)相位點(diǎn)，其相位分辨率為 N2/2???? 。由此可以看出，相位累加器在每一個(gè)時(shí)鐘脈沖輸入時(shí)，把頻率控制字累加一次，相位累加器輸出的數(shù)據(jù)就是合成信號(hào)的相位，相位累加器的溢出頻率就是 DDS 輸出的信號(hào)頻率。由于 A和 0? 不隨時(shí)間而變化，可以令 A＝ 1， 0? ＝ 0，得到歸一化的正弦信號(hào)表達(dá)式： （ 3— 22） 相位累加器由 N 位加法器與 N 位累加寄存器級(jí)聯(lián)構(gòu)成。 DDS 的設(shè)計(jì)實(shí)現(xiàn)方式主要有查表法和 CORDIC 算法兩種，本設(shè)計(jì)中采用了查表法。 但同時(shí)要注意的是，由半帶濾波器的頻率特性己知，它要求： 桂林電子科技大學(xué)畢業(yè)設(shè)計(jì)（論文）報(bào)告用紙 第 15 頁 共 38 頁 Fs= fs/2Fp （ 3— 20） 因此當(dāng)信號(hào)通帶 Fp 很小時(shí)，這種過渡帶對(duì)于多級(jí)濾波器的最后一級(jí)來說往往過大，不能滿足濾波特性的總體要求，因此不適合用做多級(jí)抽取濾波器的最后一級(jí)，即后級(jí)濾波器必須有其他類型的 FIR 濾波器。由于半帶 FIR 濾波器系數(shù)的對(duì)稱性和近一半系數(shù)為零，使得濾波運(yùn)算的乘法次數(shù)減少了近 3/4，加法次數(shù)減少了近一半，用于存放濾波器系數(shù)的存儲(chǔ)器也減少了一半，因 而更有利于高效數(shù)字信號(hào)處理的實(shí)時(shí)實(shí)現(xiàn)。 NNNNjwjwNwSaw R MaSRMww R MeHH???? ?????????????????? )2()2()2s i n ()2s i n ()]([)e( ）（xxS )sin(xa ?）（NkRMkNRMNCN zzzzHzHH )(11)()(z 1011????? ????? ???????）（ 桂林電子科技大學(xué)畢業(yè)設(shè)計(jì)（論文）報(bào)告用紙 第 14 頁 共 38 頁 圖 CIC 內(nèi)插濾波器 HB 半帶濾波器 半帶濾波器可以將離散系統(tǒng)的工作頻率范圍分成對(duì)等的兩個(gè)對(duì)稱部分，且 這種濾波器特別適合實(shí)現(xiàn) D= 2M (即 2的冪次方倍 )的抽取或內(nèi)插，而且 運(yùn)算復(fù)雜度低， 實(shí)時(shí)性強(qiáng) ，因此 在多速率信號(hào)處理中有著重要 的地位。 CIC 濾波器既可以作為抽取濾波器也可以作為內(nèi)插濾波器。 圖 CIC 濾波器的基本單元 11 1 1z ??? zH ）（ 桂林電子科技大學(xué)畢業(yè)設(shè)計(jì)（論文）報(bào)告用紙 第 13 頁 共 38 頁 圖 CIC濾波器的幅頻特性 由圖 ， 單級(jí) CIC濾波器的旁瓣電平比較大，只比主瓣低 dB，說明阻帶衰減很差，一般很難滿足實(shí)用要求。梳狀濾波器部分工作在采樣率λ /R，其中 R表示整數(shù)改變因子。它是一種線性相位低通 FIR 濾波器，其系數(shù)均為 1，所以對(duì)于 CIC 濾波器來說，傳統(tǒng)卷積的濾波運(yùn)算只相當(dāng)于做加法運(yùn)算，因此使用 CIC 濾波器可以完成高速內(nèi)插、抽取和濾 波并且實(shí)現(xiàn)起來較為簡便。多速率濾波器主要作用有三點(diǎn)：抽?。唇档托盘?hào)速率）、插值（既提高信號(hào)速率）和低通濾波。濾波器性能的好壞將直接影響系統(tǒng)處理的效果和其實(shí) 時(shí)處理的能力。 由圖中可見，在內(nèi)插后的頻譜 )ejwW（ 中不僅含有 ）（ jwX e 的基帶分量，還含有其頻率大于 ? /L 的高頻成分，為了從 )ejwW（ 中恢復(fù)原始譜，則必須對(duì)內(nèi)插后的信號(hào)進(jìn)行低通濾波（濾波器帶寬為 ? /L）。零值內(nèi)插后為 ω（ m）。本設(shè)計(jì)中主要用到有關(guān)內(nèi)插的，因此下面將分別 對(duì)數(shù)字變頻中多速率濾波器組中常用的 CIC 濾波器、半帶濾波器以及多速率 FIR 濾波器這幾種高效數(shù)字濾波器進(jìn)行介紹和分析。 所謂多速率數(shù)字信號(hào)處理是指改變信號(hào)的采樣率，包括抽取和內(nèi)插兩種情況。但是隨著采樣速率的提高帶來一個(gè)問題就是采樣后的數(shù)據(jù)流速率很高，導(dǎo)致后續(xù)的信號(hào)處理速度跟不上，所以對(duì) A/D 處理后的數(shù)據(jù)流進(jìn)行降速處理或叫二次采樣是完全必要的。這種近似的處理辦法相當(dāng) 簡單，但效果不佳，只適于數(shù)字調(diào)制方式或基帶信號(hào)帶寬很窄、對(duì)信號(hào)精度要求小高的場(chǎng)合。所以，在進(jìn)行正交調(diào)制之前必須對(duì)基帶數(shù)字信號(hào)進(jìn)行插值濾波，提高其數(shù)據(jù)速率。數(shù)字上變頻器的基本工作原理是：首先將量化后的基帶信號(hào)通過脈沖成形濾波器進(jìn)行處理，以適應(yīng)帶限信道和消除碼間串?dāng)_ (ISI)，然后通過插值濾波器處理提高采樣率，最后與正交載波進(jìn)行數(shù)字混頻， 按照通信調(diào)制基本理論，上變頻需要將調(diào)制好的信號(hào)從基帶頻率搬移到射頻頻率。要提高 DUC 的性能，就要加寬運(yùn)算字長，但字長不可能無限加寬，這就需要在 DUC 性能和硬件資源開銷之間作一個(gè)折衷。但與模擬上變頻相比，)s i n()()c os ()(])(R e [)( nwnQnwnIenxnx cjwab c ??? 桂林電子科技大學(xué)畢業(yè)設(shè)計(jì)（論文）報(bào)告用紙 第 9 頁 共 38 頁 數(shù)字上變頻器的運(yùn)算速度受硬件電路處理能力的限制，其運(yùn)算速度決定了 DDC 的最高輸入信號(hào)數(shù)據(jù)率，相應(yīng)的也限定了 ADC 的最高采樣速率。從以上分析可以看出，一個(gè)實(shí)的窄帶信號(hào)既可用解析信號(hào) z(t)表示，也可用其基帶信號(hào) (零中頻信號(hào) ) ()bzt來表示。一個(gè)實(shí)信號(hào)的解析表示 (正交分解 )在信號(hào)處理中有著極其重要的作用，是軟件無線電的基礎(chǔ)理論之一，從解析信號(hào)中很容易獲得信號(hào)的三個(gè)特征參數(shù)：瞬時(shí)幅度、瞬時(shí)相位和瞬時(shí)頻率，而這三個(gè)特征參數(shù)是信號(hào)分析、參數(shù)測(cè)量或識(shí)別解調(diào)的基礎(chǔ) 。 數(shù)字上變頻原理概述 數(shù)字混頻 正交變換 任何物理可實(shí)現(xiàn)的信號(hào)都是實(shí)信號(hào)，實(shí)信號(hào)的頻譜具有共軛對(duì)稱性，即正負(fù)頻率幅度分量是對(duì)稱的，而其相位分量正好相反。此外仿真的方法還有利用 matlab 軟件與 EDA 軟件進(jìn)行的聯(lián)合仿 真。在本設(shè)計(jì)中我采用的是 Altera公司的 。 對(duì)于設(shè)計(jì)軟件，一般是每個(gè) FPGA 提供商就有一套專門設(shè)計(jì)用的軟件。FPGA 的開發(fā)流程一般如圖 2一 2 所示，包括電路設(shè)計(jì)、設(shè)計(jì)輸入、功能仿真、綜合優(yōu)化、綜合后仿真、實(shí)現(xiàn)與布局布線、時(shí)序仿真與驗(yàn)證、板級(jí)仿真與驗(yàn)證，以及芯片編程與調(diào)試 桂林電子科技大學(xué)畢業(yè)設(shè)計(jì)（論文）報(bào)告用紙 第 6 頁 共 38 頁 設(shè)計(jì)描述 生產(chǎn) 設(shè)計(jì)輸入 設(shè)計(jì)編輯 器件編程 延時(shí)確認(rèn) 設(shè)計(jì)修改 功能仿真 在線確認(rèn) 等主要步驟。其實(shí)布線資源的優(yōu)化與使用和實(shí)現(xiàn)結(jié)果有直接關(guān)系。 除了塊RAM， Xilinx 和 Lattice 的 FPGA 還可以靈活地將 LUT 配置成 RAM、 ROM、 FIFO 等存儲(chǔ)結(jié)構(gòu)。嵌入式塊 RAM 可以配置為單端口 RAM、雙端口RAM、偽雙端口 RAM、 CAM、 FIFO 等存儲(chǔ)結(jié)構(gòu)。一般來說，比較經(jīng)典的基本可編程單元的配置是一個(gè)寄存器加一個(gè)查找表，但不同廠商的寄存器和查找表的內(nèi)部結(jié)構(gòu)有一定的差異，而且寄存器和查找表的組合模式也不同。具體介紹如下： （ 1）可編程輸入 /輸出單元（ I/O 單元） 目前大多數(shù) FPGA 的 I/O 單元被設(shè)計(jì)為可編程模式，即通過軟件的靈活配置，可適應(yīng)不同的電器標(biāo)準(zhǔn)與 I/O 物理特性；可以調(diào)整匹配阻抗特性，上下拉電阻；可以調(diào)整輸出驅(qū)動(dòng)電流的大小等。目前， FPGA 在通信、數(shù)據(jù)處理、網(wǎng)絡(luò)、儀器、工業(yè)控制、軍事和航空航天等眾多領(lǐng)域已經(jīng)得到了廣泛的應(yīng)用。而且對(duì)幾種不同功能的邏輯電路可以采用相同的硬件電路，這也減少了許多硬件設(shè)計(jì)的工作量。以 FPGA 為代表的數(shù)字系統(tǒng)現(xiàn)場(chǎng)集成技術(shù)正朝著 低功耗，高頻率、高靈活性的方向發(fā)展。 桂林電子科技大學(xué)畢業(yè)設(shè)計(jì)（論文）報(bào)告用紙 第 4 頁 共 38 頁 2 FPGA 系統(tǒng)設(shè)計(jì)基礎(chǔ) FPGA 簡介 FPGA(Field Programmable Gate Array)即現(xiàn)場(chǎng)可編程門陣列，它是在 PAL、 GAL、EPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。 利用 FPGA 設(shè)計(jì)固定參數(shù)的上變頻器，提出結(jié)構(gòu)框圖， 對(duì)所設(shè)計(jì)的原理圖進(jìn)行仿真并計(jì)算，分析仿真結(jié)果； 反復(fù)對(duì)各模塊進(jìn)行改