基于fpga的數(shù)據(jù)采集系統(tǒng)電路設(shè)計(jì)_畢業(yè)設(shè)計(jì)論文(文件)
【正文】 END PROCESS LATCH1 。 USE 。 DOUT : OUT STD_LOGIC_VECTOR(8 DOWNTO 0)。 SIGNAL CLK0 : STD_LOGIC。 PROCESS(CLK0,CLR,CQI) BEGIN IF CLR = 39。EVENT AND CLK0 = 39。 END PROCESS。 RAM8 的 VHDL 源程序： LIBRARY ieee。 ENTITY ram8 IS PORT ( address : IN STD_LOGIC_VECTOR (8 DOWNTO 0)。139。 COMPONENT lpm_ram_dq GENERIC ( intended_device_family : STRING。 lpm_type : STRING。 inclock : IN STD_LOGIC 。 END COMPONENT。 。 lpm_ram_dq_ponent : lpm_ram_dq GENERIC MAP ( intended_device_family = ACEX1K, lpm_address_control = REGISTERED, lpm_indata = REGISTERED, lpm_outdata = UNREGISTERED, lpm_type = LPM_RAM_DQ, lpm_width = 8, lpm_widthad = 9 ) PORT MAP ( address = address, inclock = inclock, data = data, we = we, q = sub_wire0 )。 基于 FPGA 的數(shù)據(jù)采集系統(tǒng)電路設(shè)計(jì) 23 data : IN STD_LOGIC_VECTOR (7 DOWNTO 0)。 lpm_widthad : NATURAL )。 lpm_indata : STRING。 END ram8。 inclock : IN STD_LOGIC 。 LIBRARY lpm。 CLKOUT = CLK0。 THEN CQI = CQI + 1。 THEN CQI = 000000000。139。 END CNT10B。 CLK : IN STD_LOGIC。 CNT10B 的 VHDL 源程序： LIBRARY IEEE。EVENT THEN REGL = D 。 END PROCESS REG 。EVENT AND CLK=39。 WHEN OTHERS = next_state = st0。139。039。OE=39。START=39。 EOC=1 表明轉(zhuǎn)換結(jié)束 ELSE next_state = st2。039。039。 next_state = st2。LOCK=39。 0809初始化 WHEN st1=ALE=39。039。039。139。039。 定義各狀態(tài)子類型 SIGNAL current_state, next_state: states :=st0 。 信號通道最低位控制信號 LOCK0 : OUT STD_LOGIC。 轉(zhuǎn)換狀態(tài)指示，低電平表示正在轉(zhuǎn)換 ALE : OUT STD_LOGIC。 USE 。 clk500K = clk1。temp2=0。event and clk=39。 end if。139。 signal temp1: integer range 0 to 49。 entity clk_b is port(clk: in std_logic。 參考文獻(xiàn) 基于 FPGA 的數(shù)據(jù)采集系統(tǒng)電路設(shè)計(jì) 17 英文翻譯 Digital acquisition system circuit based on FPGA Physics and information engineering college Electronic information science and technology major 070303029 Borui Li faculty adviser Yongxi Zeng lecturer 【 Abstract】 : This paper introduces the working principle and design process of the data acquisition system circuit based on FPGA. According to the principle of data collection technology, Altera pany in EP2C8Q208C8N chip in for the core device, collect data by the ADC0809 output data by the DAC0832, through the VHDL language programming plete simple oscilloscope software design, pilation, debugging, simulation and download and peripheral hardware circuit, and bining the final design debugging, data acquisition system circuit in Quartus II platform. 【 key words】 : FPGA； Quartus II； VHDL； data acquisition 基于 FPGA 的數(shù)據(jù)采集系統(tǒng)電路設(shè)計(jì) 18 附錄一 線性電源、 FPGA 外圍電路和 FPGA 最小系統(tǒng)連接口 PCB 線性電源 基于 FPGA 的數(shù)據(jù)采集系統(tǒng)電路設(shè)計(jì) 19 FPGA 外圍電路和 FPGA 最小系統(tǒng)連接口 附錄二 系統(tǒng)各模塊 VHDL 程序 時鐘控制 的 VHDL 源程序： library ieee。第三， RAM8 采用
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