【正文】 使能下一個(gè)器件開始進(jìn)行配置，下載鏈的最后一個(gè)器件的nCEO應(yīng)懸空。CONFIG_DONE：配置結(jié)束信號(hào)。Verilog HDL就是在用途最廣泛的C語(yǔ)言的基礎(chǔ)上發(fā)展起來的一種件描述語(yǔ)言，它是由GDA公司的PhilMoorby在1983年末首創(chuàng)的，最初只設(shè)計(jì)了一個(gè)仿真與驗(yàn)證工具，之后又陸續(xù)開發(fā)了相關(guān)的故障模擬與時(shí)序分析工具。 用戶定義原語(yǔ)（ U D P）創(chuàng)建的靈活性。可采用三種不同方式或混合方式對(duì)設(shè)計(jì)建模。能夠描述層次設(shè)計(jì)，可使用模塊實(shí)例結(jié)構(gòu)描述任何層次。 　Verilog HDL語(yǔ)言的描述能力能夠通過使用編程語(yǔ)言接口（ P L I）機(jī)制進(jìn)一步擴(kuò)展。 　同一語(yǔ)言可用于生成模擬激勵(lì)和指定測(cè)試的驗(yàn)證約束條件，例如輸入值的指定。能夠使用門和模塊實(shí)例化語(yǔ)句在結(jié)構(gòu)級(jí)進(jìn)行結(jié)構(gòu)描述。對(duì)高級(jí)編程語(yǔ)言結(jié)構(gòu)，例如條件語(yǔ)句、情況語(yǔ)句和循環(huán)語(yǔ)句，語(yǔ)言中都可以使用。一般使用Verilog HDL是出于兩種目的：一種是為了描述數(shù)字電路系統(tǒng)，也就是說某個(gè)數(shù)字電路系統(tǒng)已經(jīng)客觀存在了，使用Verilog HDL僅僅是為了描述這個(gè)數(shù)字電路系統(tǒng)的行為：另一種是為了設(shè)計(jì)一個(gè)特定功能的數(shù)字電路系統(tǒng)。本系統(tǒng)采用中斷方式。DCIK的輸入是分頻模塊提供的lkHz的頻率。采用乒乓傳輸結(jié)構(gòu)可以保證采樣和傳輸各自不問斷的進(jìn)行。FPGA的乒乓球RAM控制如圖10所示：圖10 乒乓球RAM控制存儲(chǔ)器用于數(shù)據(jù)緩存。數(shù)據(jù)寬度轉(zhuǎn)換模塊靠近FPGA的數(shù)據(jù)輸入端，主要是轉(zhuǎn)換數(shù)據(jù)傳送的位寬，要使傳到FPGA的數(shù)據(jù)盡量轉(zhuǎn)換成與計(jì)算機(jī)總線數(shù)據(jù)寬度相同，以便提升速率。在不同的應(yīng)用場(chǎng)合，數(shù)據(jù)格式也不同，不過一般都是一幀一幀傳輸?shù)?，一幀?shù)據(jù)的起始有幀頭，有些也有幀尾還有其他校驗(yàn)位之類的，原理上都差不多。 所謂乒乓?guī)褪荈PGA外掛的兩片RAM。 總之，要看你的應(yīng)用，如果對(duì)帶寬要求不高，可以只用一片RAM，這樣可以節(jié)省成本。該系列具有豐富的I，O口資源，I，O輸出緩沖器可以接收高達(dá)24mA的拉電流和48mA的灌電流。POINTSYNC為A/D轉(zhuǎn)換器的轉(zhuǎn)換時(shí)鐘，OEAD0到OEAD7是8路鎖存器574的輸出使能信號(hào)，LK_LATCH為鎖存器的數(shù)據(jù)打入脈沖信號(hào)；A為SRAM1地址線，WREN為RA M寫時(shí)鐘信號(hào)，RDEN為讀信號(hào)。而邏輯門電路引入的孔徑抖動(dòng)也會(huì)降低整個(gè)系統(tǒng)的性能甚至帶來災(zāi)難性的影響，可以選用孔徑抖動(dòng)更小的ECL或是PECLf1電路來減少孔徑抖動(dòng)的影響。 begin If( rst = 39。count8 :=0。139。count8 : = 0。end if。為高時(shí)，才表示輸入的字節(jié)有效。 PDl～D0——功率管理選擇位。 )thenbuff16 = (others =39。else (clkevent and clk = 39。) thenif count 16 = 16 thennull；elsebuff16 (15 count16) ＜＝Din；count16 ： ＝ count16＋１；　end if；elseend if；end if；end process； ADS8344是多通道A／D轉(zhuǎn)換芯片，所以數(shù)據(jù)要添加通道地址碼。下面是異步數(shù)據(jù)編碼的部分程序：process (res ,read, pdatain)begin if (rst = 39。)。pdatain (15 downto 12) amp。pdatain (11 downto 8) amp。pdatain (7 downto 4) amp。pdatain (3 downto 0) amp。end process。 結(jié) 論該系統(tǒng)綜合運(yùn)用了FPGA硬件描述語(yǔ)言改變電路結(jié)構(gòu)、算法技術(shù)和無線點(diǎn)對(duì)點(diǎn)傳輸技術(shù)，將兩者相結(jié)合應(yīng)用在遠(yuǎn)程數(shù)據(jù)采集中。由于整個(gè)系統(tǒng)的控制采用FPGA實(shí)現(xiàn)，具有組織方式靈活的特點(diǎn)，可以依據(jù)現(xiàn)場(chǎng)的具體情況，對(duì)FPGA的內(nèi)部配置進(jìn)行修改、調(diào)試。在此論文撰寫過程中，要特別感謝我的導(dǎo)師何云龍的指導(dǎo)與督促，同時(shí)感謝他的諒解與包容。沒有何老師的辛勤栽培、孜孜教誨，就沒有我論文的順利完成。[8]周振安，范良龍.,數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)與實(shí)踐[M].北京：地震出版社，[9]宋光德，張慧，[J]電子測(cè)量與儀器學(xué)報(bào)，2004（03）4750.[10]楊志方，王澤成,涂坦，談宏華，[J]..[11]曹偉軍,[J].單片機(jī)及嵌入式系統(tǒng)應(yīng)用，2008（01）24.[12][J].現(xiàn)代電子技術(shù)報(bào)，2010年第8期.[13]李鵬,馬游春，[J]..[14]林長(zhǎng)青，[J].中科院上海技術(shù)物理研究所，上海200083 .[15]黃容蘭,[J].：1004—9037(2009).[16].江勇，[J].：1003—0107(2009)030020—03.[17].于超，陳光武，[J].國(guó)家綠色鍍膜技術(shù)與裝備工程技術(shù)研究中心,.[18]Intel Reference Manual,2005[19]Spartan3E Complete datasheet,2006[20]Wayne System by arrangement with theoriginal publisher,Person Education,Inc.[21][J]電子測(cè)量與儀器學(xué)報(bào)，2004（03）4750[22]學(xué)出版社.。求學(xué)歷程是艱苦的，但又是快樂的，這四年來幫助我的老師同學(xué)們，有你們的鼓勵(lì)和幫助，才有我大學(xué)四年的學(xué)業(yè)和本論文的順利完成。在何老師帶領(lǐng)下，在此，我特別要感謝我的導(dǎo)師何老師。該設(shè)計(jì)已經(jīng)應(yīng)用在多模塊的紅外線列探測(cè)器地面成像演示系統(tǒng)中，實(shí)際中的應(yīng)用證明，基于FPGA的高速數(shù)據(jù)采集系統(tǒng)完全可以可以滿足其多通道采集的要求。該系統(tǒng)應(yīng)用于某研究所試驗(yàn)中的飛艇與地面間的數(shù)據(jù)采集傳輸。每幀的低4位是數(shù)據(jù)位，高4位是編碼位，數(shù)據(jù)編碼格式如表3所示：表3 異步數(shù)據(jù)編碼格式停止位空閑位 地址位數(shù)據(jù)位起始位111100D3 D2D1D00111101D7D6D5D40111110D11D10D9D80111111D15D14D13D120 上位PC機(jī)以指定速率接收到如表l格式的4個(gè)異步數(shù)據(jù)幀后，去掉起始位、停止位，地址位和空閑位，按地址位順序重新排列數(shù)據(jù)，就得到D15～D0的16位A／D量化數(shù)據(jù)，PC機(jī)對(duì)數(shù)據(jù)可做進(jìn)一步的處理。039。039。039。039。039。) thenbuff40 = (others = 39。由于讀取的數(shù)據(jù)是16位，而異步數(shù)據(jù)是10位(1位起始位，8位數(shù)據(jù)位，l位停止位)，因此要對(duì)數(shù)據(jù)重新編碼。) thenif ( busyread= 39。)。 begin If( rst = 39。 SGL／DIF——模擬通道輸入方式選擇位。 程序中的8位控制字節(jié)是在另一進(jìn)程中根據(jù)用戶要求進(jìn)行配置的。elsecount8 : = 0。039。039。 )thenDout =39。使用FPGA很容易實(shí)現(xiàn)SPI接口間的通信，對(duì)ADS8344的數(shù)據(jù)讀寫僅用兩個(gè)進(jìn)程就可以實(shí)現(xiàn)。由于FPGA是RAM工藝，掉電后信息將丟失，為此，必須有外置存儲(chǔ)器來保存程序。采用自頂而下的設(shè)計(jì)方法，分別完成各個(gè)模塊的代碼編寫。 控制電路是數(shù)據(jù)采集系統(tǒng)的核心，該系統(tǒng)采用A3P250實(shí)現(xiàn)。乒乓?guī)膶?shí)現(xiàn)也比較簡(jiǎn)單，可以用數(shù)據(jù)的幀頭或者幀尾做控制出發(fā)信號(hào)，因?yàn)橐粠瑪?shù)據(jù)完全寫入一片RAM的標(biāo)志是本幀幀尾或者下幀幀頭的到來，捕捉到這個(gè)幀頭或者幀尾就可以向接口芯片發(fā)出ready信號(hào)，表示數(shù)據(jù)準(zhǔn)備好了，可以把數(shù)據(jù)上傳了，然后上傳的同時(shí)下一幀數(shù)據(jù)就可以寫入另一片RAM。如果FPGA外掛一片RAM的話，要等到它存滿之后才能開始上傳工作，這會(huì)讓效率打折扣，對(duì)一些要求高速傳輸?shù)膱?chǎng)合會(huì)造成影響。接口控制邏輯模塊靠近計(jì)算機(jī)的總線端，主要是對(duì)總線接口芯片的local端的信號(hào)進(jìn)行控制，以達(dá)到通過接口芯片上傳到主機(jī)的目的。根據(jù)控制信號(hào)的不同，讀寫有不同的控制方式。乒乓RAM控制原理圖如圖10所示：輸人數(shù)據(jù)分為兩路，流向由鎖存器選擇，當(dāng)門控信號(hào)選通RAM1時(shí)，RAM1則進(jìn)行數(shù)據(jù)寫入，鎖存器1應(yīng)打開，鎖存器2呈高阻狀態(tài)；與此同時(shí)，RAM2則進(jìn)行數(shù)據(jù)讀出，鎖存器3呈高阻狀態(tài)，鎖存器4打開。AINl/AIN2通道和模式寄存器；st6：將20H寫進(jìn)模式寄存器中，選擇自校準(zhǔn)再恢復(fù)模式；st7：將0CH寫進(jìn)通信寄存器中，選擇了AIN1/AIN2通道和下一次操作讀通信寄存器的0/DRDY位；st8：讀通信寄存器的0/DRDY位；st9：將5CH寫進(jìn)通信寄存器，選擇AIN1/AIN2通道和下一次讀數(shù)據(jù)寄存器中的數(shù)據(jù)；stl0：讀數(shù)據(jù)寄存器中的值A(chǔ)DS8344工作狀態(tài)控制。其中，CS接地，使ADS8344總處于選通狀態(tài)。FPGA與ADS8344之間的通信可以采用中斷方式，當(dāng)數(shù)據(jù)轉(zhuǎn)換好以后，BUSY引腳由高電平變?yōu)榈碗娖綇亩a(chǎn)生中斷信號(hào)。提供強(qiáng)有力的文件讀寫能力。Verilog HDL 還具有內(nèi)置邏輯函數(shù)，例如amp。這些值也能夠用于與期望值比較，在不匹配的情況下，打印報(bào)告消息。設(shè)計(jì)能夠在多個(gè)層次上加以描述，從開關(guān)級(jí)、門級(jí)、寄存器傳送級(jí)（ RT L）到算法級(jí)，包括進(jìn)程和隊(duì)列級(jí)。Verilog HDL不再是某些公司的專有語(yǔ)言而是I E E E標(biāo)準(zhǔn)。 　　Verilog HDL中有兩類數(shù)據(jù)類型：線網(wǎng)數(shù)據(jù)類型和寄存器數(shù)據(jù)類型。開關(guān)級(jí)基本結(jié)構(gòu)模型，例如p m o s 和n m o s等也被內(nèi)置在語(yǔ)言中。1989年CADENCE公司收購(gòu)了GDA公司，使得Verilog HDL成為了該公司的獨(dú)家專利。Verilog HDL和VHDL是目前世界上最流行的兩種硬件描述語(yǔ)言，都是在20世紀(jì)80年代中期開發(fā)出來的。nCONFIG：用戶模式配置起始信號(hào)。nCSO（I/O）：FPGA片選信號(hào)輸出，連接至配置器件的nCS管腳。其中MSEL[1:0]：用于選擇選擇配置模式。另外，F(xiàn)PGA的管腳中，有一些是全局時(shí)鐘，這些管腳在FPGA中已經(jīng)做好了時(shí)鐘樹。CLKnum：鎖相環(huán)時(shí)鐘輸入。用 。Num表示管腳序號(hào)。（4）內(nèi)部存儲(chǔ)器A3P250系列FPGA的內(nèi)部存儲(chǔ)器容量有了大幅提高，做多可以達(dá)115200bit。（2）內(nèi)部連接通路在FPGA器件內(nèi)部存在各種連接通路，用于連接器件內(nèi)部的不同模塊，因?yàn)镕PGA期間內(nèi)不得資源是按照行列的方式分布的，所以連接通路也分為行連接和列連接兩種。其中，內(nèi)部邏輯，外部引腳能夠驅(qū)動(dòng)寄存器的時(shí)鐘輸入、時(shí)鐘使能輸入和復(fù)位輸入、時(shí)鐘輸入和復(fù)位輸入也可以通過全局時(shí)鐘樹驅(qū)動(dòng)。FPGA器件內(nèi)部的結(jié)構(gòu)與資源分布：（1）邏輯單元與邏輯陣列邏輯單元是在FPGA器件內(nèi)部，用于完成用戶邏輯的最小單元，它主要由以下部件組成：一個(gè)輸入的查找表、一個(gè)可編程的寄存器、一條進(jìn)位鏈和一條寄存器級(jí)連鏈。（3）串行模式：串行PROM配置FPGA。FPGA是由存放在片內(nèi)的RAM來設(shè)置其工作狀態(tài)的，因此工作需要對(duì)片內(nèi)RAM進(jìn)行編程。目前主流FPGA都采用了基于SARM工藝的查找表結(jié)構(gòu)。A3P250器件是Actel ProASIC3/E系列產(chǎn)品的最新成員。它是作為ASIC領(lǐng)域中的一種半定制電路而出現(xiàn)的，即解決了定制電路的不足，又克服了原有可編程器件門電路有限的缺點(diǎn)。FPGA普及的另一重要原因是IP(知識(shí)產(chǎn)權(quán))越來越被高度重視，帶有IP內(nèi)核的功能塊在ASIC設(shè)計(jì)平臺(tái)上的應(yīng)用日益廣泛。隨著大規(guī)?，F(xiàn)場(chǎng)可編程邏輯器件的發(fā)展，系統(tǒng)設(shè)計(jì)進(jìn)入“片上可編程系統(tǒng)”(SOPC)的新紀(jì)元：芯片朝著高密度、低壓、低功耗方向挺進(jìn):在SOC芯片上可以將微處理器、數(shù)字信號(hào)處理器、存儲(chǔ)器、邏輯電路、模擬電路集成在一個(gè)芯片上。正是由于FPGA具有這些優(yōu)點(diǎn)，F(xiàn)PGA在超高速應(yīng)用領(lǐng)域和實(shí)時(shí)測(cè)控方面有非常廣闊的應(yīng)用前景.。查找表型的優(yōu)點(diǎn)是功能多，N輸入的查找表可以實(shí)現(xiàn)N個(gè)任意的組合邏輯函數(shù)。Xilinx公司FPGA的邏輯塊構(gòu)造有查找表型和多路開關(guān)型，其中具有代表性的查找表結(jié)構(gòu)是Xilin