基于fpga的數(shù)據(jù)采集系統(tǒng)電路設(shè)計(jì)_畢業(yè)設(shè)計(jì)論文-wenkub
2023-07-08 21:14:19 本頁(yè)面
【正文】 成與之對(duì)應(yīng)的電壓、電流或頻率等電模擬量。 13 第三章 系統(tǒng)軟硬件調(diào)試 ....................................................... 14 結(jié)論 ........................................................................ 15 致謝 ........................................................................ 16 參考文獻(xiàn) .................................................................... 16 英文翻譯 .................................................................... 17 附錄一 線性電源、 FPGA 外圍電路和 FPGA 最小系統(tǒng)連接口 PCB ...................... 18 附錄二 系統(tǒng)各模塊 VHDL 程序 .................................................. 19 基于 FPGA 的數(shù)據(jù)采集系統(tǒng)電路設(shè)計(jì) 2 摘要 論 文介紹了基于 FPGA 的 數(shù)據(jù)采集 系統(tǒng) 電路 的工作原理和設(shè)計(jì)過(guò)程。 4 數(shù)據(jù)采集模塊 6 數(shù)據(jù)輸出模塊 11 CNT10B 設(shè)計(jì) 根據(jù) 數(shù)據(jù)采集 技術(shù)原理， 以 Altera 公司的 EP2C8Q208C8N 芯片為核心器件， 通過(guò) ADC0809采集數(shù)據(jù)，并用 DAC0832 輸出數(shù)據(jù)，在 Quartus II 平臺(tái)上， 通過(guò) VHDL 語(yǔ)言編程完成 數(shù)據(jù)采集系統(tǒng)電路 的 軟件設(shè)計(jì)、編譯、 調(diào)試、仿真和下載，再與外圍硬件電路相結(jié)合調(diào)試 與 設(shè)計(jì) ，最終 實(shí)現(xiàn) 數(shù)據(jù)采集 系 統(tǒng) 電路 的完成 。為了實(shí)現(xiàn)數(shù)字系統(tǒng)對(duì)這些電模擬量進(jìn)行檢測(cè)、運(yùn)算和 控制 ， 就需要一個(gè)模擬量與數(shù)字量之間的相互轉(zhuǎn)換的過(guò)程 。 EDA 技術(shù)是一種綜合性學(xué)科，打破了軟件和硬件見(jiàn)的壁壘，把計(jì)算機(jī)的軟件技術(shù)與硬件技術(shù)、設(shè)計(jì)效率和產(chǎn)品性能結(jié)合在一起，它代表了電子設(shè)計(jì)技術(shù)和應(yīng)用技術(shù)的發(fā)展方向。 FPGA 具有體系結(jié)構(gòu)和邏輯單元靈活、集成度高以及適 用范圍寬等特點(diǎn) ， 在產(chǎn)品研發(fā)和開(kāi)發(fā)中具有很大的優(yōu)勢(shì) 。 本設(shè)計(jì)用的是 Altera公司的 EP2C8Q208C8N 芯片，里面有 68416 個(gè)邏輯單元 ，并提供了 622 個(gè)可用的輸入 /輸出引腳和 比特的嵌入式寄存器。 VHDL 能從多個(gè)層次對(duì)數(shù)字系統(tǒng)進(jìn)行建模和描述，所以大大簡(jiǎn)化了電路設(shè)計(jì)的任務(wù)，提高了設(shè)計(jì)效率。 第二章 總體設(shè)計(jì) 硬件設(shè)計(jì) 線性電源 模塊 根據(jù)系統(tǒng)要求，需提供 +12V、 12V、 +5V 的電源。在畫(huà) PCB 的時(shí)候，用大面積覆銅，有助于美觀和節(jié)約實(shí)驗(yàn)器材。系統(tǒng)用的時(shí)鐘為 500KHz，所以ADC0809 的轉(zhuǎn)換時(shí)間為 128us[6]。 D0－ D7： 8位數(shù)字輸出量引腳。 CLK：時(shí)鐘信號(hào)輸入端。 VREF（－）：參考電壓負(fù)端?；?FPGA 的數(shù)據(jù)采集系統(tǒng)電路設(shè)計(jì) 8 當(dāng) START 為上跳沿時(shí)，所有內(nèi)部寄存器清零；下跳沿時(shí)，開(kāi)始 A/D 轉(zhuǎn)換；在轉(zhuǎn)換期間， START 需保持低電平不變。 數(shù)據(jù)輸出模塊 系統(tǒng)采用的數(shù)據(jù)輸出為 DAC0832。 1us。 +5~+15V。 AGND：模擬信號(hào)地 。 DGND：數(shù)字信號(hào)地 。 WR2： DAC 寄存器選通輸入線，負(fù)脈沖（脈寬應(yīng)大于 500ns）有效 。 DAC0832 的輸出放大和濾波電路采用 TL082 芯片搭建。一個(gè)按鍵控制 CLR，另一個(gè)按鍵控制 WREN。 由 ADC0809 驅(qū)動(dòng)程序生成的 原理圖如圖 所示： 圖 ADCINT ADCINT 仿真圖如圖 所示： 基于 FPGA 的數(shù)據(jù)采集系統(tǒng)電路設(shè)計(jì) 12 圖 ADCINT 仿真圖 CNT10B 設(shè)計(jì) CNT10B 中有一個(gè)用于 RAM 的 9 位地址計(jì)數(shù)器，它的工作時(shí)鐘 CLK0 由 WREN控制： 當(dāng) WREN=‘ 1’時(shí)， CLK0=LOCK0， LOCK0 來(lái)自于 ADC0809 采樣控制器，這時(shí)處于采樣允許階段， RAM 的地址鎖存時(shí)鐘 inclock=CLKOUT=LOCK0；這樣每當(dāng)一個(gè)LOCK0 的脈沖通過(guò) ADC0809 時(shí)采到一個(gè)數(shù)據(jù)，并將它存入 RAM 中。 WREN 是寫(xiě)時(shí)能，高電平有效。 圖 系統(tǒng)頂層原理框圖 系統(tǒng)頂層仿真圖如圖 ： 基于 FPGA 的數(shù)據(jù)采集系統(tǒng)電路設(shè)計(jì) 14 圖 系統(tǒng)頂層仿真圖 系統(tǒng)引腳鎖定示意圖如圖 所示： 圖 系統(tǒng)各 模塊 VHDL 程序見(jiàn)附錄二。 結(jié)論 本設(shè)計(jì)從可編程邏輯 器件（ FPGA）著手，用 VHDL語(yǔ)言，結(jié)合 ADC080 DAC083TL082 等芯片實(shí)現(xiàn)了數(shù)據(jù)采集與輸出。第一，外圍電路的數(shù)據(jù)采集模塊不夠理想，成為影響波形輸出的主要因素，可以用更好的AD 芯片。同時(shí)也感謝同組的同學(xué) 以及我們專業(yè)其他同學(xué) ，此次設(shè)計(jì)的順利完成少不了你們的毫無(wú)保留幫助和傾盡全力的支持，在此我衷心感謝你們。 use 。 基于 FPGA 的數(shù)據(jù)采集系統(tǒng)電路設(shè)計(jì) 20 end entity。 begin process(clk)500kHZ begin if clk39。 if temp1=24 then clk1=not clk1。 end process。 then temp2=temp2+1。 end if。 end behave。 來(lái)自 0809 轉(zhuǎn)換好的 8 位數(shù)據(jù) CLK : IN STD_LOGIC。 轉(zhuǎn)換開(kāi)始信號(hào) OE : OUT STD_LOGIC。 8 位數(shù)據(jù)輸出 基于 FPGA 的數(shù)據(jù)采集系統(tǒng)電路設(shè)計(jì) 21 END ADCINT。 SIGNAL LOCK : STD_LOGIC。039。 LOCK0 = LOCK 。039。039。START=39。OE=39。039。039。139。 轉(zhuǎn)換未結(jié)束，繼續(xù)等待 WHEN st3= ALE=39。LOCK=39。 next_state = st4。039。139。 END PROCESS COM 。) THEN current_state=next_state。139。
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