【正文】 639。 639。 639。 639。 639。 639。 639。 end 639。 ACKR1 = 1。 END = 0。 ACKW3 = 1。d0 : begin SCLK = 1。 END = 1。 end 639。d36 : I2C_BIT = 0。d34 : I2C_BIT = 0。d32 : I2C_BIT = I2C_WDATA[1]。d30 : I2C_BIT = I2C_WDATA[3]。d28 : I2C_BIT = I2C_WDATA[5]。d26 : I2C_BIT = I2C_WDATA[7]。d24 : ACKW2 = I2C_SDAT。d22 : I2C_BIT = I2C_WDATA[8]。d20 : I2C_BIT = I2C_WDATA[10]。d18 : I2C_BIT = I2C_WDATA[12]。d16 : I2C_BIT = I2C_WDATA[14]。d14 : I2C_BIT = 0。d12 : I2C_BIT = 0。d10 : I2C_BIT = I2C_WDATA[17]。d8 : I2C_BIT = I2C_WDATA[19]。d6 : I2C_BIT = I2C_WDATA[21]。d4 : I2C_BIT = I2C_WDATA[23]。d2 : I2C_BIT = 0。 ACKW2 = 1。 end 639。ACKR1 = 1。 I2C_BIT = 1。 I2C_RDATA = 839。 ACKR1 = 1。 I2C_BIT = 1。d63) SD_COUNTER = SD_COUNTER + 639。b0。reg ACKW1, ACKW2, ACKW3。b1。 wire SDO2 = ((SD_COUNTER == 13 || SD_COUNTER == 14)|| (SD_COUNTER == 24 || SD_COUNTER == 25) || (SD_COUNTER == 41 || SD_COUNTER == 42) || (SD_COUNTER = 43 amp。 assign I2C_SCLK = WR ? I2C_SCLK1 : I2C_SCLK2。amp。amp。 SD_COUNTER =34 || SD_COUNTER == 36))) ? I2C_CLK : SCLK。 SD_COUNTER =12 || SD_COUNTER == 14) || (SD_COUNTER = 16 amp。wire I2C_SCLK1 = (GO == 1 amp。 （全文完）參考文獻：[1] 潘 松、黃繼業(yè): EDA技術(shù)實用教程，科學(xué)出版社，P23P28[2] 楊 靜: 電子設(shè)計自動化，高等教育出版社，P32P36[3] 張文愛：EDA技術(shù)與FPGA應(yīng)用設(shè)計，電子工業(yè)出版社，P25P48[4] 楊立英：電子電路EDA技術(shù)與應(yīng)用，清華大學(xué)出版社，P43P86[5] 徐志軍、徐光輝：VGA在CPLD/FPGA的開發(fā)與應(yīng)用，電子工業(yè)出版社，P12P16[6] 黃智偉: FPGA系統(tǒng)設(shè)計與實踐，電子工業(yè)出版社，P66P69[7] 潘 松、王國棟：VHDL實用教材（修訂版），電子科技大學(xué)出版社，P48P52[8] 孟憲元：FPGA嵌入式系統(tǒng)設(shè)計，電子工業(yè)出版社，P56P64[9] 褚振勇、齊 亮、田紅心：FPGA設(shè)計及應(yīng)用，高等教育出版社，P36P41附錄：源程序5`timescale 1ns/1nsmodule I2C_Controller( input iCLK, input iRST_N, input I2C_CLK, input I2C_EN, input [23:0] I2C_WDATA, output I2C_SCLK, inout I2C_SDAT, input WR, input GO, output ACK, output reg END, output reg [7:0] I2C_RDATA )。5 測試結(jié)果電路板成品：測試結(jié)果如圖所示：由上圖可以看出，顯示的圖像清晰，色彩與實際相符，失真較少。顯示過程中，HS和VS的極性可正可負，顯示器內(nèi)可自動轉(zhuǎn)換為正極性邏輯。Array)是IBM公司在1987年推出的一種視頻傳輸標(biāo)準(zhǔn)，具有分辨率高、顯示速率快、顏色豐富等優(yōu)點，在彩色顯示器領(lǐng)域得到了廣泛的應(yīng)用，VGA最早是指分辨率為640*480的一種顯示模式。而工業(yè)現(xiàn)場的干擾常常是脈沖式的、短時的，由于系統(tǒng)響應(yīng)較慢，往往要幾個掃描周期才響應(yīng)一次，而多次掃描后，因瞬間干擾而引起的誤操作將會大大減少，從而提高了系統(tǒng)的抗干擾能力。I/： I/O端口設(shè)置DirAttribData功能喚醒功能功能描述000下拉是帶下拉電阻的輸入管腳001上拉是帶上拉電阻的輸入管腳010懸浮是懸浮式輸入管腳011懸浮否懸浮式輸入管腳10反相輸出否Data數(shù)據(jù)位反相輸出11同相輸出否Data數(shù)據(jù)位同相輸出由此可見，若輸入變量在I/O刷新期間狀態(tài)發(fā)生變化，則本次掃描期間輸出會相應(yīng)地發(fā)生變化。 輸出刷新階段當(dāng)所有指令執(zhí)行完畢后，將輸出狀態(tài)寄存器中的內(nèi)容，依次送到輸出鎖存電路，并通過一定輸出方式輸出，驅(qū)動外部相應(yīng)執(zhí)行元件工作，這才形成PLC的實際輸出。對每個程序，CPU從第一條指令開始執(zhí)行，按指令步序號做周期性的程序循環(huán)掃描，如果無跳轉(zhuǎn)指令，則從則從第一條指令開始逐條順序執(zhí)行用戶程序，直至遇到結(jié)束符后又返回第一條指令，如此周而復(fù)始不斷循環(huán)，每一個循環(huán)稱為一個掃描周期?！?將存于寄存器中的處理結(jié)果送至輸出端?？刂破鞯淖饔檬强刂普麄€計算機的各個部件有條不紊地工作，其基本功能是從內(nèi)存中取指令和執(zhí)行指令。一方面要選擇多大容量的PLC ,另一方面是選擇什么公司的PLC及外設(shè)。在此基礎(chǔ)上，可以快速地將硬件系統(tǒng)與常規(guī)軟件集成在單一可編程芯片中。用戶還可以完全控制圖像質(zhì)量、數(shù)據(jù)格式和傳輸方式。系統(tǒng)的FPGA選用開發(fā)板自帶的EP2CS5Q208C8芯片。彩色LCD顯示SDRAM控制模塊液晶顯示控制模塊FIFO數(shù)據(jù)緩存模塊PLL視頻采集模塊I2C模塊 OV7670攝像頭 EPCS16配置芯片SDRAM 圖像采集系統(tǒng)結(jié)構(gòu)3 系統(tǒng)硬件設(shè)計 FPGA選型 FPGA是該系統(tǒng)的核心，由于系統(tǒng)目前只是完成簡單的圖像處理，故FPGA選用Altera公司的低成本FPGA Cyclone II系列器件簡介如表所示。由此看來，系統(tǒng)一次采集要涉及攝像頭、VGA以及FPGA等，這是它的內(nèi)部功能。在實際生活中，我們見到的圖像采集系統(tǒng)可以采集一些簡單的圖像，如書本、人物和植物等。u 根據(jù)設(shè)計任務(wù)，制定實現(xiàn)方案u 應(yīng)用VHDL完成對系統(tǒng)中各個功能模塊的描述u 完成頂層設(shè)計文件，并調(diào)試仿真系統(tǒng)u 下載程序代碼到FPGA，在實驗平臺上驗證VGA是否正常顯示撰寫設(shè)計報告書 研究條件和可能存在的問題會使用EDA開發(fā)工具軟件Quartus II ,能熟練使用VHDL語言編寫時序電路，需要有相應(yīng)的實驗開發(fā)平臺。VGA圖像信號發(fā)生器是電視臺、電視機生產(chǎn)企業(yè)、電視維修人員常用的儀器，其主要功能就是產(chǎn)生標(biāo)準(zhǔn)的圖像測試信號。這種新型邏輯器件，不僅速度快、集成度高，能夠完成用戶定義的邏輯功能，還可以加密和重新定義編程，其允許編程次數(shù)可以達到上萬次。 4)根據(jù)FPGA內(nèi)部硬件電路的特點,選擇適合FPGA的算法,并對算法進行優(yōu)化。采用FPGA進行設(shè)計的圖像采集系統(tǒng)有良好的擴展性能和相對穩(wěn)定的硬件結(jié)構(gòu)。主要工作如下: 1)分析圖像采集和圖像處理的原理和特點,設(shè)計硬件電路的原理圖,完成系統(tǒng)PCB板圖的設(shè)計。 5)在NIOS II IDE環(huán)境下用Verilog HDL語言編寫圖像傳感器控制、圖像采集、SRAM讀寫控制、圖像顯示等程序,實現(xiàn)完整的圖像采集系統(tǒng)功能?？删幊踢壿嬈骷某霈F(xiàn)，大大改變了傳統(tǒng)數(shù)字系統(tǒng)設(shè)計方法，簡化了硬件系統(tǒng)、降低成本、提高系統(tǒng)的可靠性、靈活性。對VGA而言，其主要應(yīng)用在工業(yè)控制領(lǐng)域，通過VGA接口實現(xiàn)將信息、圖像、文字等內(nèi)容顯示各種VGA顯示器上，為客戶提供一種完美的顯示界面，也是目前重要的顯示終端。：u VGA時序控制不正確，無法正常顯示相應(yīng)的圖形u VGA硬件接口電路PCB設(shè)計不能實現(xiàn)其功能u FPGA內(nèi)部ROM存儲空間太小，不能存儲大容量的圖片數(shù)據(jù) 擬解決的主要問題和預(yù)期的結(jié)果u VGA時序控制問題 u PROTEL繪制VGA電阻分壓網(wǎng)絡(luò)電路設(shè)計問題u 調(diào)試VHDL程序代碼常見錯誤通過完成整個系統(tǒng)的電路設(shè)計，實現(xiàn)各個功能模塊和頂層設(shè)計電路，能在顯示器上正確看到橫豎彩條、棋盤格圖形和圖片顯示等效果。圖像采例集系統(tǒng)的基本功能就是對圖像進行采集，并進行簡單的處理。： 系統(tǒng)主要分為：圖像采集模塊、PLL鎖相環(huán)時鐘管理模塊、I2C總線模塊、FIFO圖像數(shù)據(jù)處理模塊、Nios II 顯示控制模塊。 Cyclone II器件采用90nm工藝制造，它延續(xù)Cyclone的低成本定位，在邏輯容量、PLL、乘法器和I/O數(shù)量上都比Cyclone有了較大提高，應(yīng)用Cyclone II進行圖像處理開發(fā)有如下優(yōu)點：（1）低成本高性能，適應(yīng)圖像處理要求較高的需要。Cyclone II系列FPGA參數(shù)對比器件EP2C5EP2C8EP2C15EP2C20EP2C35EP2C50EP2C70邏輯單元460882561444818752332165052868416M4K RAM塊26365252105129250總比特數(shù)1198081658882396162396164838405944321152000嵌入式乘法器131826263586150PLL個數(shù)2244444最多用戶I/O管腳158182315315475450622 圖像采集模塊選擇 圖像采集采用OV7670圖像傳感器，OV7670圖像傳感器體積小、工作電壓低。OV7670與FPGA硬件連接如圖所示。而且SOPC Builder還提供標(biāo)準(zhǔn)的接口方式，以便用戶將外圍電路做成Nios II嵌入式內(nèi)核可以添加的外設(shè)模塊。對第一個問題，首先要對控制任務(wù)進行詳細的分析，把所有的I/O點找出來，包括開關(guān)量I/O和模擬量I/O以及輸出是用繼電器還是晶體管或是可控硅型。他的重要功能如下： ★ 診斷PLC電源、內(nèi)部電路的工作狀態(tài)及編制程序中的語法錯誤?！?應(yīng)各種外部設(shè)備的工作請求。 PLC的掃描全過程 輸入刷新階段在輸入刷新階段，CPU掃描全部輸入端口，讀取其狀態(tài)并寫入輸入狀態(tài)寄存器。顯然掃描周期的長短主要取決與程序的長短。反之，若在本次刷新之后輸入變量才發(fā)生變化，則本次掃描輸出不變，而要到下一次掃描的I/O刷新期間輸出才會發(fā)生變化。但是對于控制時間要求較嚴(yán)格、響應(yīng)速度要求較快的系統(tǒng)，就需要精心編制程序，必要時采用一些特殊功能，以減少因掃描周期造成的響應(yīng)滯后等不良影響。下面就VGA相關(guān)的工作原理及時序要求進行簡單介紹。 VGA工作時序?qū)τ谄胀ǖ腣GA顯示器，主要包含5個信號：l R、G、B：三基色信號l HS: 行同步信號l VS：場同步信號 VGA行掃描時序 VGA場掃描時序 行掃描時序時間（單位：像素，即輸出一個像素Pixel的時間間隔）行同步頭行圖像行周期對應(yīng)位置TfTaTbTcTdTeTg時間 Pixels8964086408800 場掃描時序時間（單位：行，即輸出一行Line的時間間隔）場同步頭場圖像場周期對應(yīng)位置TfTaTbTcTdTeTg時間 Lines222584808525系統(tǒng)原理圖系統(tǒng)PCB圖4 系統(tǒng)軟件設(shè)計 系統(tǒng)軟件總設(shè)計模塊如圖所示，在 pll 中建立PLL鎖相環(huán)對時鐘倍頻、分頻產(chǎn)生系統(tǒng)各模塊所需時