基于fpga的數(shù)據(jù)采集系統(tǒng)電路設計_畢業(yè)設計論文(編輯修改稿)
2025-08-15 21:14 本頁面
【文章內容簡介】 器、 8 位 D/A 轉換電路及轉換控制電路構成。 它因為 價格低廉、接口簡單、轉換控制容易等優(yōu)點， 而 得到 了 廣泛的應用 [7]。 DAC0832 的主要參數(shù)有： 8位。 1us。 177。 1LSB。 10~+10V。 +5~+15V。 輸入與 TTL 兼容。 它的內部邏輯結構如圖 所示： 圖 DAC0832 內部邏輯結構 DAC0832 引腳排列如圖 所示： 基于 FPGA 的數(shù)據(jù)采集系統(tǒng)電路設計 9 圖 引腳排列 CS：片選信號輸入線（選通數(shù)據(jù)鎖存器），低電平有效 。 WR1：數(shù)據(jù)鎖存器寫選通輸入線，負脈沖（脈寬應大于 500ns）有效。 AGND：模擬信號地 。 D0～ D7： 8 位數(shù)據(jù)輸入線 。 VREF：基準電壓輸入線，范圍為 10V～ +10V。 Rfb：反饋信號輸入線， 可通過 改變 Rfb 端外接電阻值 來 調整轉換滿量程精度 。 DGND：數(shù)字信號地 。 IOUT1：電流輸出端 1，其值隨 DAC 寄存器的內容線性變化 。 IOUT2：電流輸出端 2，其值與 IOUT1 值之和為一常數(shù) 。 XFER：數(shù)據(jù)傳輸控制信號輸入線，低電平有效 。 WR2： DAC 寄存器選通輸入線，負脈沖（脈寬應大于 500ns）有效 。 ILE：數(shù)據(jù)鎖存允許控制信號輸入線，高電平有效 。 VCC：電源輸入端，范圍為 +5V～ +15V。 本實驗用的是 +5V。 DAC0832 的輸出放大和濾波電路采用 TL082 芯片搭建。 TL082 是一通用 JFET 雙運算放大器。 它的內部結構和引腳排列如圖 所示 [8]： 圖 TL082 內部結構和引腳排列 TL082 為 8引腳雙列直插式封裝，各引腳含義如下： （ 1） Output 1—— 輸出 1； （ 2） Inverting input 1—— 反向輸入 1； （ 3） Noninverting input 1—— 正向輸入 1； （ 4） Vcc—— 電源 12V； 基于 FPGA 的數(shù)據(jù)采集系統(tǒng)電路設計 10 （ 5） Noninverting input 2—— 正向輸入 2； （ 6） Inverting input 2—— 反向輸入 2； （ 7） Output 2—— 輸出 2； （ 8） Vcc+—— 電源 +12V。 系統(tǒng)的數(shù)據(jù)輸出電路部分原理圖如圖 ： 圖 系統(tǒng)數(shù)據(jù)輸出模塊電路 按鍵控制模塊 系統(tǒng)采用兩個按鍵開關設計正 /負電平輸入信號電路，作按鍵控制模塊。一個按鍵控制 CLR，另一個按鍵控制 WREN。兩個按鍵開關電路如圖 所示： 圖 系統(tǒng)按鍵控制模塊電路 系統(tǒng)實物如圖 所示： 基于 FPGA 的數(shù)據(jù)采集系統(tǒng)電路設計 11 圖 系統(tǒng)實物圖 在畫 PCB 的時候，用大面積覆銅，有助于美觀和節(jié)約實驗器材。系統(tǒng) PCB圖見附錄一。 軟件設計 ADCINT 設計 ADCINT 是控制 0809 的采樣狀態(tài)機。 由 ADC0809 驅動程序生成的 原理圖如圖 所示： 圖 ADCINT ADCINT 仿真圖如圖 所示： 基于 FPGA 的數(shù)據(jù)采集系統(tǒng)電路設計 12 圖 ADCINT 仿真圖 CNT10B 設計 CNT10B 中有一個用于 RAM 的 9 位地址計數(shù)器，它的工作時鐘 CLK0 由 WREN控制： 當 WREN=‘ 1’時， CLK0=LOCK0， LOCK0 來自于 ADC0809 采樣控制器，這時處于采樣允許階段， RAM 的地址鎖存時鐘 inclock=CLKOUT=LOCK0；這樣每當一個LOCK0 的脈沖通過 ADC0809 時采到一個數(shù)據(jù)，并將它存入 RAM 中。 當 WREN=‘ 0’時，采樣禁止，允許讀出 RAM 中的數(shù)據(jù)。把示波器接到 DAC0832的輸出端就能看到波形。 CNT10B 原理圖如圖 所示： 圖 CNT10B RAM8 設計 RAM8 是 LAM_RAM，它有 8 位數(shù)據(jù)線和 9 位地址線。 WREN 是寫時能，高電平有效。 RAM8 原理圖如圖 所示： 圖 RAM8 基于 FPGA 的數(shù)據(jù)采集系統(tǒng)電路設計 13 時鐘控制設計 由芯片 EP2C8Q208C8N 產生的 20MHz 的時鐘做輸入，經(jīng)過分頻以后，一路輸出與芯片 EP2C8Q208C8N 的 169 引腳相連的 500KHz 的時鐘，另一路則輸出給ADC0809 供電的 10KHz 的時鐘。 時鐘控制原理圖如圖 所示： 圖 時鐘控制 系統(tǒng)頂層設計 系統(tǒng)頂層原理框圖如圖 ，圖中 D為 8 位數(shù)據(jù)輸入， CLK 為系統(tǒng)時鐘輸入信號頻率，由系統(tǒng)時鐘信號輸入電路控制。 Q為 RAM8 的 8位輸出，與 DAC0832相接。 圖 系統(tǒng)頂層原理框圖 系統(tǒng)頂層仿真圖如圖 ： 基于 FPGA 的數(shù)據(jù)采集系統(tǒng)電路設計 14 圖 系統(tǒng)頂層仿真圖 系統(tǒng)引腳鎖定示意圖如圖 所示： 圖 系統(tǒng)各 模塊 VHDL 程序見附錄二。 第三章 系統(tǒng)軟硬件調試 根據(jù)系統(tǒng)總體要求，把寫好的 VHDL 程序進行引腳鎖定，綜合，適配，編程下載，調試。將線性電源模塊、數(shù)據(jù)采集模塊、 FPGA 模塊 、 數(shù)據(jù)輸出模塊 及按鍵控制模塊 連接好，時鐘頻率由系統(tǒng)時鐘信號輸入電路提供，然后通過 JTAG 下載模式在線 將生成的配置文件寫入芯片中 ，如圖 所示： 基于 FPGA 的數(shù)據(jù)采集系統(tǒng)電路設計 15 圖 程序下載 通過反復調試、修改、功能驗證確認無誤后，用示波器探頭接 DAC0832 輸出端 。 測得的實驗數(shù)據(jù) 見表 1： 表 1 系統(tǒng)測試數(shù)據(jù) 輸入波形的頻率 輸出波形的頻率 Hz Hz Hz Hz Hz Hz Hz Hz Hz Hz Hz Hz Hz Hz Hz Hz Hz 測得的數(shù)據(jù)范圍從 Hz 到 Hz，平均相對誤差為 ，具有較高的精度，基本達到了設計要求。 結論 本設計從可編程邏輯 器件（ FPGA）著手，用 VHDL語言，結合 ADC080 DAC083TL082 等芯片實現(xiàn)了數(shù)據(jù)采集與輸出。 首先通過對數(shù)據(jù)采集原理進行分析，總體上提出實現(xiàn)數(shù)據(jù)采集與輸出方案，通過 CNT10B 和 RAM8 等模塊的設計，用 FPGA 實現(xiàn)了數(shù)據(jù)的采集與輸出，并完成了軟硬件設計和調試。 其放大電路和濾波電路用的芯片是 TL082，其放大倍數(shù)合適，低通濾波性能較好，輸出波形較為平滑。 基于 FPGA 的數(shù)據(jù)采集系統(tǒng)電路設計 16 同時，設計中還存在一些不足之處，主要表現(xiàn)在以下幾個方面。第一，外圍電路的數(shù)據(jù)采集模塊不夠理想，成為影響波形輸出的主要因素，可以用更好的AD 芯
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