【正文】 約 15mW。 系統(tǒng)的 線性電源電路 部分原理圖 如圖 所示： 基于 FPGA 的數(shù)據(jù)采集系統(tǒng)電路設(shè)計 5 圖 系統(tǒng)的 線性電源 模塊 電路 當(dāng)電路接通后，如果 LED 燈亮起，則代表能產(chǎn)生出要求的電壓。 基于 FPGA 的數(shù)據(jù)采集系統(tǒng)電路設(shè)計 4 VHDL語言簡介 誕生于 1983 年的 VHDL， 是 VeryHighSpeed Integrated Circuit Hardware Description Language 的簡稱 ， 1987 年底， VHDL 被 作為“ IEEE 標(biāo)準(zhǔn) 1076”發(fā)布 。 FPGA簡介 FPGA，即現(xiàn)場可編程門陣列 （ Field－ Programmable Gate Array） 的縮寫。 但是 它 只能對輸入的數(shù)字信號進行處理 ， 其輸出信號也是數(shù)字信號 。 12 RAM8 設(shè)計 基于 FPGA 的數(shù)據(jù)采集系統(tǒng)電路設(shè)計 畢業(yè)論文（設(shè)計） 題目 基于 FPGA 的 數(shù)據(jù)采集 系統(tǒng) 電路 設(shè)計 基于 FPGA 的數(shù)據(jù)采集系統(tǒng)電路設(shè)計 1 目錄 第一章 緒論 .................................................................. 3 引言 ................................................................. 3 EDA 簡介 .............................................................. 3 FPGA 簡介 ............................................................. 3 VHDL 語言簡介 ......................................................... 4 Quartus II 簡介 ....................................................... 4 數(shù)據(jù)采集技術(shù)簡介 ..................................................... 4 第二章 總體設(shè)計 .............................................................. 4 硬件設(shè)計 ............................................................. 4 線性電源模塊 【 關(guān)鍵詞 】 FPGA Quartus II VHDL 數(shù)據(jù)采集 基于 FPGA 的數(shù)據(jù)采集系統(tǒng)電路設(shè)計 3 第一章 緒論 引言 隨著 數(shù)字系統(tǒng) 的發(fā)展， 廣泛應(yīng)用于各種學(xué)科領(lǐng)域及日常生活 ， 微型計算機就是一個典型的數(shù)學(xué)系統(tǒng) 。 EDA 技術(shù)一般包括以下內(nèi)容： ； ；； [2]。它提高了百分之六十的性能和降低了一半的功耗，而 低 成本和優(yōu)化特征 使它為 各種各樣的汽車、消費、通訊、視頻處理、測試與測量、和 其他最終市場提供理想的 解決方案 [3]。因此我采用了濾波電容、防自激電容、 LED 燈及 固定式三端穩(wěn)壓器 LM790 LM7812 和 LM7912 等器件搭建成能產(chǎn)生 精度高、穩(wěn)定度好的直流輸出電壓 的線性電源電路。因為采樣時需要滿足采樣定理，即采樣頻率需要大于等于輸入信號最高頻率的 2 倍，所以 ADC0809 能采樣的最高頻率為。 VCC： +5V 工作電壓。而當(dāng) EOC 為高電平時，表明 A/D 轉(zhuǎn)換結(jié)束。 177。 D0～ D7： 8 位數(shù)據(jù)輸入線 。 ILE：數(shù)據(jù)鎖存允許控制信號輸入線，高電平有效 。兩個按鍵開關(guān)電路如圖 所示： 圖 系統(tǒng)按鍵控制模塊電路 系統(tǒng)實物如圖 所示： 基于 FPGA 的數(shù)據(jù)采集系統(tǒng)電路設(shè)計 11 圖 系統(tǒng)實物圖 在畫 PCB 的時候，用大面積覆銅，有助于美觀和節(jié)約實驗器材。 RAM8 原理圖如圖 所示： 圖 RAM8 基于 FPGA 的數(shù)據(jù)采集系統(tǒng)電路設(shè)計 13 時鐘控制設(shè)計 由芯片 EP2C8Q208C8N 產(chǎn)生的 20MHz 的時鐘做輸入，經(jīng)過分頻以后，一路輸出與芯片 EP2C8Q208C8N 的 169 引腳相連的 500KHz 的時鐘，另一路則輸出給ADC0809 供電的 10KHz 的時鐘。 首先通過對數(shù)據(jù)采集原理進行分析，總體上提出實現(xiàn)數(shù)據(jù)采集與輸出方案，通過 CNT10B 和 RAM8 等模塊的設(shè)計，用 FPGA 實現(xiàn)了數(shù)據(jù)的采集與輸出，并完成了軟硬件設(shè)計和調(diào)試。 由于自身水平有限，設(shè)計中難免存在一些不 足之處，敬請各位老師批評指正。 architecture behave of clk_b is signal clk1,clk2: std_logic。temp1=0。 if temp2=1249 then clk2=not clk2。 ADCINT 的 VHDL 源程序： LIBRARY IEEE。 數(shù)據(jù)輸出 3 態(tài)控制信號 ADDA : OUT STD_LOGIC。 轉(zhuǎn)換后數(shù)據(jù)輸出鎖存時鐘信號 BEGIN ADDA = 39。 COM: PROCESS(current_state,EOC) BEGIN 規(guī)定各狀態(tài)轉(zhuǎn)換方式 CASE current_state IS WHEN st0=ALE=39。 next_state = st1。039。OE=39。039。開啟 OE,輸出轉(zhuǎn)換好的數(shù)據(jù) WHEN st4= ALE=39。 next_state = st0。 END IF。 END behav。 CLKOUT : OUT STD_LOGIC )。139。 DOUT = CQI。 data : IN STD_LOGIC_VECTOR (7 DOWNTO 0)。 lpm_address_control : STRING。 q : OUT STD_LOGIC_VECTOR (7 DOWNT