【正文】 言提供了編程語言接口，通過該接口可以在模擬、驗(yàn)證期間從設(shè)計(jì)外部訪問設(shè)計(jì) ，包括模擬的具體控制和運(yùn)行。 （ 3） RTL級 (Register Transfer Level):描述數(shù)據(jù)在寄存器之間流動和如何處理這些數(shù)據(jù)的模型。 Verilog HDL 在語言描述風(fēng)格上傳承了上一代硬件描述語言的解釋風(fēng)格，所以描述的器件在編譯和綜合時適應(yīng)能力強(qiáng)，系統(tǒng)可以自動優(yōu)化。 (12)可讀 入 標(biāo)準(zhǔn)的 EDIF 網(wǎng)表文件、 VHDL 網(wǎng)表文件和 Verilog 網(wǎng)表文件。 (4) 功能強(qiáng)大的邏輯綜合工具。該平臺支持一個工作組環(huán)境下的設(shè)計(jì)要求，其中包括支持基于 Inter的協(xié)作設(shè)計(jì)。 Quartus II 可以在 XP、 Linux 以及 Unix 上使用，除了可以使用 Tcl 腳本完成設(shè)計(jì)外， 還 提供了完善的用戶圖形界面設(shè)計(jì)方式。 ? ：指定工程名。 ? ：撤銷上次的操作。 在 測試 過程中， 會對包括語法檢查和設(shè)計(jì)規(guī)則檢查、邏輯 綜合與化簡、邏輯適配、布局與布線等工作進(jìn)行檢查， 如果出現(xiàn)錯誤，則需重新回到設(shè)計(jì)輸入階段，改正錯誤或調(diào)整電路后重新測試。此外， QuartusⅡ與 MATLAB 和 DSP Builder 結(jié)合，可用 于 進(jìn)行基于 FPAG 的 DSP 系統(tǒng)開發(fā) 。當(dāng)然這種分類不是絕對的，現(xiàn)在往往把各 EDA 工具集成在一起，如 MAX+PLUSⅡ、 QuartusⅡ等。 EDA 技術(shù) 就是依靠功能強(qiáng)大的電子計(jì)算機(jī)，在 EDA 工具軟件平臺上，對以硬件描述語言（如 Verilog）為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化和仿真，直至下載到可編程邏輯器件 CPLD/FPGA 或?qū)Ｓ眉呻娐?ASIC 芯片中， 進(jìn)行特定芯片 的適配編譯、邏輯映射和編程下載等工作 ， 實(shí)現(xiàn)既定的電子電路設(shè)計(jì)功能。在 20世紀(jì) 90 年代初從計(jì)算機(jī)輔助設(shè)計(jì)（ CAD）、計(jì)算機(jī)輔助制造（ CAM）、計(jì)算機(jī)輔助測試（ CAT）和計(jì)算機(jī)輔助工程（ CAE）的概念發(fā)展而來的。 （ 2） 主要任務(wù) ： 本次設(shè)計(jì)要求 學(xué)會 使用仿真調(diào)試軟件 Quartus II 和 硬件描述語言Verilog，還要求學(xué)習(xí)漢明碼的理論知識，了解漢明碼的各種特點(diǎn)，掌握漢明碼的譯碼原理。 EDA 的主要特征是使用硬件描述語言 Verilog 來完成設(shè)計(jì)，這在電子設(shè)計(jì)領(lǐng)域里受到廣泛 的 接受。 漢明碼是在原編碼的基礎(chǔ)上附加一部分代碼，使其能滿足糾錯碼的條件 [6]。這些冗余碼元是以受控的方式引入，它們與信息碼元之間有著相互制約的關(guān)系。然而，從信息傳輸角度來考慮，既要提高通信系統(tǒng)的有效性（即傳輸速率） ， 又要提高通信系統(tǒng)的可靠性 ，這樣 往往是相 互矛盾的。 關(guān) 鍵詞 ： 漢明碼 譯碼器 FPGA Verilog 語言 QuartusII ABSTRACT In digital munication systems, digital signal during transmission is easy to be disturbed, resulting in destruction of the symbol waveform, so that the receiver receives the signal error occurred judgment. In order to improve the accuracy of information, we introduce error control techniques. The technology uses a reliable and effective method of channel coding to achieve. Hamming code is a kind of code which is able to correct errors. Hamming code codes is one kind of the most monly used devices in digital munications, which is widely used in work transmission, memory parity error correction and data security. The design of Hamming code codec in this project, this passage realized decode of hamming with language of verilog. Based on the theory of introduction of decode of hamming, this passage designed decoder of hamming. The source program wad written by verilog language. The soft of QuartusII simulated and tested the program. It requires basic theoretical knowledge of hamming code, and learn how to use the simulation and debugging software QuartusII as well as the hardware description language Verilog, and understand the various features of Hamming codes to master the peinciple of coding and decoding, then to understand and analyze, design its algorithm implementation, and plete the Verilog language programming and simulation on FPGAbased software QuartusII。該 項(xiàng) 技術(shù) 應(yīng) 采用 了 可靠 而且 有效的信道編碼方法來實(shí)現(xiàn)。 本課題 是 基于 FPGA 的 漢 明碼譯碼器的設(shè)計(jì)， 使 用 Verilog 語言 來 實(shí)現(xiàn)漢明碼譯碼器的設(shè)計(jì) 。在實(shí)際應(yīng)用中，傳輸數(shù)據(jù)的無線信道是非常復(fù)雜的。于是，在實(shí)際通信的應(yīng)用中，采取比較折中的方式，可在確?？煽啃灾笜?biāo)達(dá)到系統(tǒng)要求的前提下，盡可能的提高傳輸速率 [1] ；抑或在滿足一定有效性的指標(biāo)下，盡量提高傳輸?shù)目煽啃?。通過信道編碼這種方法， 能夠 有效的在接收端克服信號在無線信道中傳輸時受到噪聲和干擾產(chǎn)生的影響。 本課題的研究意義 本次課程設(shè)計(jì)的任務(wù)就是基于 FPGA， 利用 EDA 的 技術(shù)在 Quartus II 軟件 下用Verilog 語言 來 實(shí)現(xiàn)漢明碼譯碼 器 的設(shè)計(jì)和仿真。 同時，選擇 FPGA的芯片和外圍元器件，設(shè)計(jì)出硬件的原理圖 ， 將理論和實(shí)踐結(jié)合起來 ，對以后的實(shí)際工作 提供很多的經(jīng)驗(yàn) 。 本課題可行性的分析 本課題以理論研究和實(shí)驗(yàn)分析相結(jié)合的方式進(jìn)行。 目前 EDA 技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門 中 廣泛使用。 EDA 設(shè)計(jì)的實(shí)現(xiàn)目標(biāo)： （ 1） 印刷電路板設(shè)計(jì)； （ 2） 集成電路（ IC 或 ASIC）設(shè)計(jì)；（ 3） 可編程邏輯器件（ FPGA/CPLD）設(shè)計(jì)； （ 4） 混合電路設(shè)計(jì)。在 QuartusⅡ上可以完成設(shè)計(jì)輸入、 布新布局 (適配 )、 HDL 綜合、仿真和選擇以及硬件測試等流程，它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境 ， 使設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、處理和器件編程。 （ 2）編譯：先根據(jù)設(shè)計(jì)要求設(shè)定編譯方式和編譯策略，如器件 的選擇、邏輯綜合方式的選擇等；然后根據(jù)設(shè)定的參數(shù)和策略對設(shè)計(jì)項(xiàng)目進(jìn)行網(wǎng)表提取、邏輯綜合、器件適配，并產(chǎn)生報(bào)告文件、延時信息文件及編程文件，供分析、仿真和編程使用。 ? ：保存當(dāng)前文件。 ? ：打開平面圖編輯器或?qū)⑵鋷е燎芭_。 ? ：保存所有打開的編譯器輸入文件，并檢查當(dāng)前工程的語法和其他基本錯誤。支持 MAX II CPLD 系列、Cyclone系列、 Cyclone II、 Stratix II系列、 Stratix GX系列等。 Quartus II 設(shè)計(jì)軟件提供完整的多平臺設(shè)計(jì)環(huán)境，可以很輕松地滿足特定設(shè)計(jì)的需要。 (7) 使用 Signal Tap II 邏輯分析工具進(jìn)行嵌入式的邏輯分析。 二 者 都 是 在 20 世紀(jì) 80 年 代 中 期 開 發(fā) 出 來 的 ， 前 者 由Gateway Design Automation 公司（該公司于 1989 年被 Cadence 公司收購）開發(fā)，后者由美國軍方 所 研發(fā)。 Verilog HDL 既是一種行為描述的語言也是一種結(jié)構(gòu)描述的語言。 Verilog HDL 常 用于從算法級、門級到開關(guān)級的多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模。語言從 C 編程語言中繼承了多種操作符和結(jié)構(gòu)。線網(wǎng)類型表示構(gòu)件 間的物理連線，而寄存器類型表示抽象的數(shù)據(jù)存儲元件。 （ 11） Verilog HDL 不僅能夠在 RTL 上進(jìn)行設(shè)計(jì)描述，而且能夠在體系結(jié)構(gòu)級和算法級 的 行為上進(jìn)行設(shè)計(jì)描述。這是因?yàn)?C語言在 Verilog 設(shè)計(jì)之初，已經(jīng)在許多領(lǐng)域 中 得到廣泛應(yīng)用， C 語言的許多語言要素已經(jīng)被許多人 所 習(xí)慣。 每個模塊的內(nèi)容都是嵌在 module 和 endmodule 這 兩個語句之間 的 ，每個模塊實(shí)現(xiàn)特定的功能，模塊是可以進(jìn)行層次嵌套的。 在編寫 Verilog HDL 程序 時還需要常量，參數(shù) (Parameter)型和變量。如果沒有驅(qū)動器連接到 wire 型變量上，則該變量就是高阻態(tài)。 reg 類型數(shù)據(jù)的缺省初始值為不定值 x。amp。（ 2）條件語句常用的也是兩種，一種是 ifelse語句， if語句用來判定所給的條件是否滿足，根據(jù)判定的結(jié)果（真或假）決定執(zhí)行 運(yùn)行的 結(jié)果 。 initial語句是仿真開始時對各變量進(jìn)行初始化，只執(zhí)行一次； always語句在仿真過程中不斷重復(fù)執(zhí)行，但 always后面跟著的過程塊是否執(zhí)行 ，就要看它的觸發(fā)條！ ~ / % + ? = = = = ! = = = = ! = = amp。目前版本的 Verilog HDL 和 VHDL 在行為級抽象建模的覆蓋面范圍方面有所不同。 (2)設(shè)計(jì)者可以在設(shè)計(jì)周期的早期對電路的功能進(jìn)行仿真驗(yàn)證。絕大多數(shù)流行的綜合工具都支持 Verilog，所有的制造商 也 都提供 Verilog 綜合之后仿真的原件庫。 當(dāng)然， FPGA 因 為 掩膜 的 成本攀升以及摩爾定律而逐漸走俏，成本、效能等特性表現(xiàn)也逐漸改善，但依然有一點(diǎn)是 FPGA 持續(xù)低 弱的，那就是功耗用電。 FPGA 產(chǎn)品的應(yīng)用領(lǐng)域已經(jīng)從原來的通信擴(kuò)展到消費(fèi)電子、汽車電子、工業(yè)控制、測試測量等廣泛的領(lǐng)域 [9]。從集成度來看，實(shí)際使用器件已達(dá) 13000 門，可滿足 ASIC 設(shè)計(jì)需求的 75%。 話雖如此，但 FPGA 領(lǐng)域依然有新興業(yè)者出現(xiàn)，例如 Achronix Semiconductor、 Math 大連交通大學(xué)信息工程學(xué)院 20xx屆 本科生畢業(yè)設(shè)計(jì)（論文） 16 Star 等。因此，無論 哪 個廠家、哪種類型的產(chǎn)品，都在瞄準(zhǔn)這個方向而努力。 (4) 動態(tài)可重構(gòu) FPGA： 動態(tài)可重構(gòu) FPGA 是指在一定條件下芯片不僅具有在系統(tǒng)重新配置電路功能的特性，而且還具有在系統(tǒng)動態(tài)重構(gòu)電路邏輯的能力。 FPGA 硬件 器件的選用同其它通用邏輯器件不同，除考慮器件本身的性能外，軟件下具也很重要。其中 Altera 公司 的主要開發(fā)平臺是 Quartus II； Xilinx 公司 是 FPGA 的發(fā)明者，其主要開發(fā)平臺是 ISE； Actel 公司 的主要開發(fā)平臺是 Libero。 芯片是典型的粗粒度 FPGA，乘法器、加法器、快速進(jìn)位單元以及 M9K 組織形式的 RAM 塊組成專用于計(jì)算的 DSP 模塊，可以在 FPGA 的設(shè)計(jì)過程中被以模塊的形式調(diào)用 。 線性分組碼是 對信源輸出的序列，按每組長 位進(jìn)行分組，則在二進(jìn)制情況下共有 個不同的組合， 再 按某一種規(guī)則，將每一組 位 增加了 位校驗(yàn)位（ ， 是含有碼元的個數(shù)） ， 使之 在 個碼字集合構(gòu)成 的 分組碼 成為具有一定糾錯或檢錯能力的碼字。 在 （ n， k） 線性分組碼中，常用編碼效率 R 衡量碼的有效性，它定義為信息位在碼字中所占的比重： 。 設(shè) 其 碼 字 為? ?6 5 4 3 2 1 0A a a a a a a a? ，其中前 4 位是信息元，后 3 位是監(jiān)督元，可用下列線性方程組來描述該分組碼，產(chǎn)生監(jiān)督元： 2 6 5 41 6 5 30 6 4 3a a a aa a a aa a a a? ? ???? ? ???? ? ?? () 表 41 (7,4)漢明碼全部碼字 序 號 碼 字 序 號 碼 字 信息碼元 監(jiān) 督 元 信息碼元 監(jiān) 督 元 0 0 0 0 0 0