【正文】 tween the asynchronous clocks bee a very important FIFO (First In First Out) is a firstin, firstout circuit, it can transmit data between two diffent clock systems fastly and accurately, it is also a simple and effective solution to solve the problem of asynchronous clock data transfer. The asynchronous FIFO has a very wide range of applications in network interface, data acquisition and image because of the aspect of a late start, some domestic research institutes and manufacturers which research the FIFO circuit also can not meet the needs of the market and the military. In the asynchronous circuit, because of that the clock cycle and phase is pletely independent, and the presence of metastability problems, the loss rate of data transmission is not zero. How to implement asynchronous signal synchronization, reduce the probability of metastability and judge the state of the FIFO storage correctly bee a difficult problem while designing the asynchronous FIFO circuit. This paper introduces a method of asynchronous FIFO circuit design based on FPGA. This topic selects Quartus II software, the Cyclone II family EP2C5T144C8N chip, based on the use of VHDL hardware description language for logical descriptions, using the method of bining hierarchical, description language and graphical input ,This topic designs a highspeed, highly reliable asynchronous FIFO circuit as the RAM depth is 128 bit and the data width is 8 bit, and tests the circuit function with timing and software simulation.Keywords:Asynchronous FIFO。異步FIFO（First In First Out）是一種先進(jìn)先出電路，可以在兩個(gè)不同的時(shí)鐘系統(tǒng)間進(jìn)行快速準(zhǔn)確的數(shù)據(jù)傳輸，是解決異步時(shí)鐘數(shù)據(jù)傳輸問題的簡單有效的方案。 simulation testing目 錄第一章 緒論 1 FPGA簡介 1 異步FIFO簡介 1 國內(nèi)外研究現(xiàn)狀及存在的問題 1 研究現(xiàn)狀 1 存在問題 2 本課題主要研究內(nèi)容 3第二章 異步FIFO設(shè)計(jì)要求及基本原理 4 設(shè)計(jì)要求 4 異步FIFO基本原理 5 異步FIFO設(shè)計(jì)難點(diǎn) 5 系統(tǒng)設(shè)計(jì)方案 6 異步FIFO驗(yàn)證方案 7 驗(yàn)證復(fù)位功能 7 驗(yàn)證寫操作功能 7 驗(yàn)證讀操作功能 7 驗(yàn)證異步FIFO電路整體功能 7第三章 模塊設(shè)計(jì)與實(shí)現(xiàn) 8 格雷碼計(jì)數(shù)器模塊 8 同步模塊 8 格雷碼∕自然碼轉(zhuǎn)換模塊 9 空滿標(biāo)志產(chǎn)生模塊 10 雙端口RAM 13第四章 時(shí)序仿真與實(shí)現(xiàn) 15 模塊整合 15 時(shí)序仿真及功能測試 17 復(fù)位功能軟件仿真與測試 17 寫操作功能時(shí)序仿真與測試 17 讀操作功能時(shí)序仿真與測試 18 異步FIFO電路整體功能軟件仿真與測試 18 時(shí)序仿真結(jié)果總結(jié) 19第五章 硬件仿真與實(shí)現(xiàn) 20 外部電路焊接 20 引腳分配 21 調(diào)試電路設(shè)計(jì) 24 調(diào)試電路介紹 24 異步時(shí)鐘產(chǎn)生模塊 25 偽隨機(jī)數(shù)據(jù)隊(duì)列產(chǎn)生模塊 25 調(diào)試電路引腳分配 26 調(diào)試電路硬件仿真 27 異步FIFO電路硬件仿真 28 復(fù)位功能硬件仿真與測試 29 寫操作功能硬件仿真與測試 30 讀操作功能硬件仿真與測試 30 異步FIFO硬件電路整體功能軟硬件仿真與測試 31 硬件仿真結(jié)果總結(jié) 32結(jié)論 33致謝 34參考文獻(xiàn) 35附錄 36IV第1章 緒論 FPGA簡介FPGA（Field－Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在CPLD、PAL、GAL等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物[10]。異步FIFO在網(wǎng)絡(luò)接口、數(shù)據(jù)采集和圖像處理等方面得到了十分廣泛的應(yīng)用[2]。隨著微電子技術(shù)的飛速發(fā)展，新一代的FIFO芯片容量越來越大，速度越來越快，體積也越來越小。論文各章節(jié)的主要內(nèi)容安排如下：第一章為緒論，簡要介紹了FPGA的相關(guān)知識以及異步FIFO的主要作用、研究背景和國內(nèi)外的發(fā)展現(xiàn)狀，并概括介紹了本課題的主要研究內(nèi)容。當(dāng)寫時(shí)鐘脈沖上升沿到來時(shí)，判斷寫信號是否有效，有效則寫入一個(gè)八位數(shù)據(jù)到RAM中；當(dāng)讀時(shí)鐘脈沖上升沿到來時(shí)，判斷讀信號是否有效，有效則從RAM中把一個(gè)八位數(shù)據(jù)讀取出來。其中如何正確產(chǎn)生存儲器的空滿標(biāo)志在下一章節(jié)有詳細(xì)介紹。使用觸發(fā)器同步或者增加冗余可以很好的降低亞穩(wěn)態(tài)發(fā)生的概率，本課題采用D觸發(fā)器二級同步方式，同步電路圖如圖23所示。若輸入的異步讀時(shí)鐘頻率大于寫時(shí)鐘頻率，則讀操作快于寫操作，異步FIFO間歇性處于讀空狀態(tài)，但始終不處于寫滿狀態(tài)，輸出數(shù)據(jù)隊(duì)列應(yīng)與輸入數(shù)據(jù)隊(duì)列相同以實(shí)現(xiàn)先入先出的功能，但會有一定的延時(shí)；若輸入的異步讀時(shí)鐘頻率小于寫時(shí)鐘頻率，則寫操作快于讀操作，異步FIFO間歇性處于寫滿狀態(tài)，但始終不處于讀空狀態(tài)，輸出數(shù)據(jù)隊(duì)列也應(yīng)與輸入數(shù)據(jù)隊(duì)列相同以實(shí)現(xiàn)先入先出的功能，但也會有一定的延時(shí)。程序編譯成功后生成的同步模塊如圖33所示，利用Quartus II軟件的波形編輯器對該模塊進(jìn)行時(shí)序仿真，其仿真波形如圖34所示。對于同步的FIFO系統(tǒng)，讀寫操作同時(shí)從存儲單元起始位置開始進(jìn)行讀寫操作，每進(jìn)行完一次讀寫操作后，控制指針就增加一位，指向下一個(gè)存儲單元，直到下一次時(shí)鐘沿到來后存儲器對該存儲單元進(jìn)行一次讀寫操作，然后指針繼續(xù)增加。由上述原理可以知道，當(dāng)讀指針和寫指針不相等時(shí)，讀寫操作互不干擾，異步FIFO處于非空和非滿的狀態(tài)。 when (wr_addr(4) /= rd_addr(4)) and (wr_addr(3 downto 0) = rd_addr(3 downto 0))empty = 39。將該頂層電路編譯成功后生成的空滿標(biāo)志產(chǎn)生模塊如圖38所示。（6） 在寄存器設(shè)置界面選中“Which ports should be registered?”欄下第三個(gè)選擇框，增加輸出寄存器。圖42 復(fù)位功能時(shí)序仿真測試波形 寫操作功能時(shí)序仿真與測試對于寫操作功能的時(shí)序仿真測試波形如圖43所示。這表明系統(tǒng)能同時(shí)進(jìn)行讀寫操作，由于讀操作速度快于寫操作，所以異步FIFO只會處于讀空狀態(tài)，而不會進(jìn)入寫滿狀態(tài)。本課題除使用開發(fā)板自帶的按鍵作為系統(tǒng)復(fù)位鍵外，仍需焊接兩個(gè)撥動(dòng)開關(guān)作為讀寫使能控制鍵，撥動(dòng)開關(guān)原理圖如圖51所示。引腳分配完成后點(diǎn)擊Settings工具欄，找到里面的Device選項(xiàng)欄，選中Device and Pin Options工具欄，將未用引腳設(shè)置為高阻態(tài)，防止未用引腳出現(xiàn)其他狀態(tài)而對設(shè)計(jì)電路的功能測試產(chǎn)生干擾，將nCEO端口設(shè)置為I∕O口。 異步時(shí)鐘產(chǎn)生模塊該調(diào)試程序使用PLL鎖相環(huán)通過將核心板自帶50 MHz時(shí)鐘進(jìn)行1∕2分頻和1∕4分頻產(chǎn)生兩個(gè)異步時(shí)鐘輸出，輸出時(shí)鐘頻率分別為25 MHz，將這兩個(gè)時(shí)鐘輸出連入外設(shè)電路板的讀時(shí)鐘和寫時(shí)鐘引腳區(qū)域即可作為異步FIFO硬件電路的異步讀寫時(shí)鐘輸入。其中inclk0引腳分配為17引腳，其對應(yīng)為核心板的自帶晶振。參數(shù)設(shè)置完成后將SignalTap II文件保存并編譯。圖510 異步FIFO功能測試電路 復(fù)位功能硬件仿真與測試對于復(fù)位功能的硬件仿真測試波形如圖511所示。該仿真波形表明讀使能端控制系統(tǒng)只進(jìn)行讀操作讀取數(shù)據(jù)，由于不進(jìn)行寫操作，一段時(shí)間后雙端口RAM存儲器存儲單元會始終處于讀空狀態(tài)，這表明所設(shè)計(jì)的異步FIFO硬件電路的讀操作功能達(dá)到了預(yù)期設(shè)計(jì)要求。和圖514相似，這同樣表明系統(tǒng)能同時(shí)進(jìn)行讀寫操作，由于寫操作速度快于讀操作，異步FIFO只會處于寫滿狀態(tài)，而不會進(jìn)入讀空狀態(tài)。圖516 異步FIFO電路完成實(shí)物結(jié) 論異步FIFO電路是現(xiàn)代集成電路芯片飛速發(fā)展的產(chǎn)物，應(yīng)用領(lǐng)域十分廣泛，潛在市場需求量十分龐大，但由于國內(nèi)對該方面研究起步較晚，國內(nèi)的一些研究所和廠商開發(fā)的FIFO電路還遠(yuǎn)不能滿足市場和軍事需求，所以對異步FIFO電路的研究非常具有意義。致 謝這次畢業(yè)設(shè)計(jì)是對大學(xué)生活的一個(gè)告別儀式，也是對大學(xué)四年來的學(xué)習(xí)和工作的總結(jié)，在論文完成之際，我衷心感謝所有關(guān)心和幫助過我的良師益友。use 。signal new_g : std_logic_vector(4 downto 0)。 addr_gray = new_g。039。2. 同步模塊的VHDL設(shè)計(jì)程序library ieee。begin process(clk) begin if rising_edge(clk) then addr_out = temp。entity G2B is port( gray : in std_logic_vector(4 downto 0)。 end loop。 rd_addr : in std_logic_vector(4 downto 0)。5. 寫滿狀態(tài)判定的VHDL設(shè)計(jì)程序library ieee。139。 data : out std_logic_vector(7 downto 0) )。 end proce