【正文】 12 12 12 15 13 12 10 12 9 9 9 9 9 9 9 0 9 9 9 10 7 7 6 6 5 5 5 6 8 8 9 9 3 3 8 8 6 5 6 8 5 5 5 5 5 5 5 5 10 10 10 12 7 7 9 9 6 8 5 5 5 5 5 5 3 5 03 3 5 6 7 9 6 6 6 6 6 6 5 6 8 8 8 9 12 12 12 10 9 9 10 9 8 8 6 5 3 3 3 3 8 8 8 8 13 6 8 6 5 3 5 6 8 5 5 5 5 5 5 5 5 0 0 0 0 0 0 0 0 0 5 1 3 5 1 7 3 5 0 5 0 6 7 1 6 6 5 5 0 0 3 2 1 1 1 3 2 1 1 1 2 3 2 1 1 6 2 3 2 1 6 2 3 2 0 0 0 5 2 6 7 1 2 1 0 0 3 5 3 2 1 5 7 0 0 6 7 1 1 1 2 3 2 0 0 0 5 1 3 5 1 7 3 5 5 6 7 1 6 6 5 5 0 3 2 1 1 1 3 2 1 1 1 2 3 0 2 6 7 1 2 其中 WIDTH=4，表示數(shù)據(jù)輸出為寬為 4； DEPTH=256，表示共有 256 個(gè) 4位數(shù)據(jù)點(diǎn) 。此時(shí)從數(shù)控分頻器中出來(lái)的輸出信號(hào)是脈寬極窄的脈沖式信號(hào)，為了有利于驅(qū)動(dòng)揚(yáng)聲器，需另加一個(gè) D 觸發(fā)器以均衡其占空比 ，這時(shí)的頻率就變?yōu)樵瓉?lái)的 1/2，剛好就是相應(yīng)音符的頻率。 計(jì)數(shù)初值（ Tone） =2047分頻系數(shù) 而分頻系數(shù)又可有下式來(lái)求： 分頻系數(shù) =基準(zhǔn)頻 率 /音符的發(fā)生頻率 低音時(shí) Tone 值小，分頻系數(shù)大，溢出信號(hào)周期長(zhǎng)，揚(yáng)聲器發(fā)出的聲音低，Tone 隨音樂(lè)的樂(lè)譜變化大，自動(dòng)控制分頻比，實(shí)現(xiàn)了數(shù)控分頻，發(fā)生信號(hào)的頻率與音調(diào) Tone 成正比。這 13 個(gè)值的輸出由程序 [3]的 4位輸入值index[3..0]確定。 在地址發(fā)生器的 VHDL 設(shè)計(jì)中，這個(gè)計(jì)數(shù)器的計(jì)數(shù)頻率選為 4Hz，即每一計(jì)數(shù)值的停留時(shí)間為 秒，恰為當(dāng)全音符設(shè)為 1秒，四四拍的 4 分音符持續(xù)時(shí)間。 圖 4 有源晶振電路 8 根據(jù)蜂鳴器輸入信號(hào)頻率 的不同決定了其發(fā)聲不同的原理，來(lái)設(shè)計(jì)一個(gè)由數(shù)控分頻器控制 BUZZER 發(fā)聲的簡(jiǎn)單實(shí)驗(yàn)。當(dāng)今社會(huì)人們對(duì)低故障、高實(shí)時(shí)、高可靠、高穩(wěn)定性能更加青睞，綜合本設(shè)計(jì)的要求以及以上比較的情況，我們選擇基于 FPGA 的樂(lè)曲演奏電路的設(shè)計(jì)方案 。程序設(shè)計(jì)思想為： 用頻電路產(chǎn)生不同頻率方波； 利用計(jì)數(shù)器實(shí)現(xiàn) speaker 信號(hào)頻率選擇，某一頻率持續(xù)時(shí)間長(zhǎng)短，各頻率間間隔大小。 Altera Quartus II 作為一種可編程邏輯的設(shè)計(jì)環(huán)境 , 由于其強(qiáng)大的設(shè)計(jì)能力和直觀(guān)易用的接口，越來(lái)越受到數(shù)字系統(tǒng)設(shè)計(jì)者的歡迎。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn) Quartus II 簡(jiǎn)介 Quartus II 可以在 XP、 Linux 以及 Unix 上使用，除了可以使用 Tcl 腳本完成設(shè)計(jì)流程外，提供了完善的用戶(hù)圖形界面設(shè)計(jì)方式。 FPGA 有多種配置模式：并行主模式為一片 FPGA 加一片 EPROM 的方式；主從模式可以支持一片 PROM編程多片 FPGA；串行模式可以采用串行 PROM編程 FPGA；外設(shè)模式可以將 FPGA 作為 微處理器的外設(shè)，由微處理器對(duì)其編程。 FPGA 是由存放在片內(nèi) RAM 中的程序來(lái)設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對(duì)片內(nèi)的 RAM 進(jìn)行編程。 FPGA 采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一個(gè)新概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和 內(nèi)部連線(xiàn)（ Interconnect）三個(gè)部分。 本文應(yīng)用 VHDL 硬件描述語(yǔ)言，設(shè)計(jì)一個(gè)樂(lè)曲硬件演奏電路，它能將一首預(yù)先設(shè)置存儲(chǔ)好的樂(lè)曲自動(dòng)播放出來(lái)，除此之外，也能夠通過(guò)按鍵的方式輸入音符，使其具備簡(jiǎn)易電子琴的功能。集成電路設(shè)計(jì)正在不斷地向超大規(guī)模，極低功耗和超高速的方向發(fā)展，電子產(chǎn)品的功能越來(lái)越強(qiáng)大，體積越來(lái)越小，功耗越來(lái)越低。 2 EDA 簡(jiǎn)介 EDA 是電子設(shè)計(jì)自動(dòng)化（ ElectrONic Design AUTOMATION）的縮寫(xiě)，在 20世紀(jì) 90 年代初從計(jì)算機(jī)輔助設(shè)計(jì)（ CAD）、計(jì)算機(jī)輔助制造（ CAM）、計(jì)算機(jī)輔助測(cè)試（ CAT）和計(jì)算機(jī)輔助工程（ CAE）的概念發(fā)展而來(lái)的。 3） FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O引腳。掉電后， FPGA 恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA 能夠反復(fù)使用。 1987 年底， VHDL 被 IEEE 和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言。對(duì)第三方 EDA 工具的良好支持也使用戶(hù)可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三方 EDA 工具。 設(shè)計(jì)方案比較 方案一 : 由單片機(jī) AT89S52 來(lái)設(shè)計(jì)實(shí)現(xiàn)樂(lè)曲演奏電路。由于它們完全不同的工作原理， 一般來(lái)講，同樣的邏輯，基于 FPGA 設(shè)計(jì) 比基于單片機(jī) 設(shè)計(jì) 快很多。其原理圖如圖 3 所示。 圖 5 蜂鳴器電路 七段數(shù)碼管和普通發(fā)光二極管的發(fā)光原理一樣，為了進(jìn)行直觀(guān)顯示而將普通發(fā)光二極管封裝在一起，能夠進(jìn)行 16進(jìn)制數(shù)字顯示；有共陽(yáng)極和共陰極之分，該設(shè)計(jì)采用共陰極的連接方式，在控制端輸入高點(diǎn)平的時(shí)候發(fā)光，在輸入低電平的時(shí)候就不發(fā)光。 h 0 1 cl kSELR S TT o n e I n d e x [ 3 . . 0 ]co m b ~ [ 7 . . 0 ]co m b ~ [ 1 5 . . 8 ]C o u n t e r[ 7 . . 0 ]10 [4]中的計(jì)數(shù)器按 4Hz 的時(shí)鐘頻率作加法計(jì)數(shù)時(shí)，即隨地址遞增時(shí)，將從音符數(shù)據(jù) ROM 中將連續(xù)取出 4個(gè)音符 “3” 通過(guò) toneindex[3..0]端口輸向分頻預(yù)置數(shù)模塊。 (1) 音樂(lè)符數(shù)控 11 分頻電路模塊 T on eT ab ain s tInd ex [3. .0] C O D E [3. .0]H IG HT on e[ 10 ..0]11 圖 10 音樂(lè)符數(shù)控 11 分頻電路模塊 (2) 音樂(lè)符數(shù)控 11 分頻電路模塊 RTL 電路圖 圖 11 音樂(lè)符數(shù)控 11 分頻電路模塊 RTL 電路圖 (3) 音樂(lè)符數(shù)控 11 分頻模塊電路 VHDL 程序設(shè)計(jì) 音符的頻率由數(shù)控分頻模塊獲得，這是一個(gè)數(shù)控分頻電路。 h 0 1 2 39。例如在分頻預(yù)置數(shù)模塊中若取 tone[10..0]=1036，將發(fā)出音符為“3” 音的信號(hào)頻率。首先在 File 菜單下的 New 菜單上選擇 Text Editor File 命令，進(jìn)入文本編輯器，然后輸入以上格式的數(shù)據(jù)文件。 15 第三章 系統(tǒng)軟硬件調(diào)試 NoteTabs 音樂(lè)節(jié)拍和音調(diào)發(fā)生器模塊的仿真 將所編寫(xiě)的音樂(lè)節(jié)拍和音調(diào)模塊 NoteTabs 的程序設(shè)為工程，選用 Altera公司的 Cyclone 系列中的 EPIC12Q240C8 為目標(biāo)芯片進(jìn)行仿真。 750KHz 的時(shí)鐘脈沖信號(hào)是給數(shù)控分頻模塊提供時(shí)鐘信號(hào)。另外要使更改樂(lè)曲方便，主要通過(guò)重新設(shè)置音符數(shù)據(jù)文件，再對(duì)其進(jìn)行 LPMROM 定制。 tone : out std_logic_vector(10 downto 0))。high=39。high=39。high=39。high=39。high=39。high=39。high=39。high=39。high=39。high=39。high=39?；仡櫞舜握n程的設(shè)計(jì)，從不斷的尋找書(shū)籍，網(wǎng)絡(luò)上的查找到設(shè)計(jì)電路，從制定好題目到完成整個(gè)設(shè)計(jì)，從理論到實(shí)踐，我確實(shí)學(xué)到了很多東西。音樂(lè)節(jié)拍和音調(diào)發(fā)生器模塊 USE 。 clock : IN STD_LOGIC 。039。039。音樂(lè)譜對(duì)應(yīng)分頻預(yù)制數(shù)查表電路模塊 USE 。 HIGH =39。 CODE=0010。1036。 HIGH =39。 WHEN 1000 = Tone=10110000010 。139。 CODE=0101。1668。 3． 音符的頻率由數(shù)控分頻模塊 VHDL 程序如下： LIBRARY IEEE。 BEGIN DivideCLK : PROCESS(clk) VARIABLE Count4 : STD_LOGIC_VECTOR (3 DOWNTO 0) 。139。 THEN IF Count11 = 167FF THEN Count11 := Tone 。 END PROCESS。 THEN SpkS = 39。 4．樂(lè)曲演奏程序 WIDTH = 4 。 q : OUT STD_LOGIC_VECTOR (3 DOWNTO 0))。 PORT ( address : IN STD_LOGIC_VECTOR (7 DOWNT