基于fpga的電子琴設(shè)計(jì)fpga實(shí)訓(xùn)-資料下載頁(yè)
2025-07-01 21:12本頁(yè)面
【導(dǎo)讀】了60nm，并在不斷地縮小，面在硅片單位面積上，集成了更多的晶體管。能越來(lái)越強(qiáng)大，體積越來(lái)越小，功耗越來(lái)越低。同時(shí)，利用可編程邏輯器件和EDA技術(shù)使設(shè)計(jì)方法發(fā)生了質(zhì)的變化。前“電路設(shè)計(jì)+硬件搭試+調(diào)試焊接”轉(zhuǎn)化為“功能設(shè)計(jì)+軟件模擬+仿真下載”。作效率，增加了系統(tǒng)的可靠性和穩(wěn)定性，提高了技術(shù)指標(biāo)。先設(shè)置存儲(chǔ)好的樂(lè)曲自動(dòng)播放出來(lái)，除此之外，也能夠通過(guò)按鍵的方式輸入音符，使其具備簡(jiǎn)易電子琴的功能。通過(guò)此項(xiàng)研究，能夠深切的體會(huì)利用EDA工具開(kāi)發(fā)?？梢哉f(shuō)，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。后，F(xiàn)PGA進(jìn)入工作狀態(tài)。80年代在美國(guó)國(guó)防部的資助下始創(chuàng)的，并最終導(dǎo)致了VHDL語(yǔ)言的出現(xiàn)。底，VHDL被IEEE和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱(chēng)設(shè)計(jì)實(shí)體（可以。此外，QuartusII通過(guò)和DSPBuilder工具與Matlab/Simulink相結(jié)合，
【正文】 Search : PROCESS(Index) BEGIN CASE Index IS 譯碼電路，查表方式，控制音調(diào)的預(yù)置數(shù) 13組頻率 WHEN 0000 = Tone=11111111111 。 CODE=0000。 HIGH =39。039。 2047 WHEN 0001 = Tone=01100000101 。 CODE=0001。 HIGH =39。039。 773。 WHEN 0010 = Tone=01110010000 。 CODE=0010。 HIGH =39。039。 912。 WHEN 0011 = Tone=10000001100 。 CODE=0011。 HIGH =39。039。1036。 WHEN 0101 = Tone=10010101101 。 CODE=0101。 HIGH =39。039。1197。 WHEN 0110 = Tone=10100001010 。 CODE=0110。 HIGH =39。039。1290。 WHEN 0111 = Tone=10101011100 。 CODE=0111。 HIGH =39。039。1372。 WHEN 1000 = Tone=10110000010 。 CODE=0001。 HIGH =39。139。1410。 26 WHEN 1001 = Tone=10111001000 。 CODE=0010。 HIGH =39。139。1480。 WHEN 1010 = Tone=11000000110 。 CODE=0011。 HIGH =39。139。1542。 WHEN 1100 = Tone=11001010110 。 CODE=0101。 HIGH =39。139。1622。 WHEN 1101 = Tone=11010000100 。 CODE=0110。 HIGH =39。139。1668。 WHEN 1111 = Tone=11011000000 。 CODE=0001。 HIGH =39。139。1728。 WHEN OTHERS = NULL。 END CASE。 3． 音符的頻率由數(shù)控分頻模塊 VHDL 程序如下： LIBRARY IEEE。音樂(lè)符數(shù)控分頻電路模塊 USE 。 USE 。 ENTITY Speakera IS PORT ( clk : IN STD_LOGIC。音調(diào)頻率信號(hào) 12MHZ Tone : IN STD_LOGIC_VECTOR (10 DOWNTO 0)。音樂(lè)符對(duì)應(yīng)分頻 11位 SpkS : OUT STD_LOGIC )。聲音輸出 END。 ARCHITECTURE one OF Speakera IS SIGNAL PreCLK, FullSpkS : STD_LOGIC。 BEGIN DivideCLK : PROCESS(clk) VARIABLE Count4 : STD_LOGIC_VECTOR (3 DOWNTO 0) 。 BEGIN PreCLK = 39。039。 將 CLK 進(jìn)行 16 分頻， PreCLK 為 CLK 的 16 分頻 27 IF Count411 THEN PreCLK = 39。139。 Count4 := 0000。 ELSIF clk39。EVENT AND clk = 39。139。 THEN Count4 := Count4 + 1。 END IF。 END PROCESS。 GenSpkS : PROCESS(PreCLK, Tone) 11 位可預(yù)置計(jì)數(shù)器 VARIABLE Count11 : STD_LOGIC_VECTOR (10 DOWNTO 0)。 BEGIN IF PreCLK39。EVENT AND PreCLK = 39。139。 THEN IF Count11 = 167FF THEN Count11 := Tone 。 FullSpkS = 39。139。 ELSE Count11 := Count11 + 1。 FullSpkS = 39。039。 END IF。 END IF。 END PROCESS。 DelaySpkS : PROCESS(FullSpkS)將輸出再 2分頻，展寬脈沖，使揚(yáng)聲器有足夠功率發(fā)音 VARIABLE Count2 : STD_LOGIC。 BEGIN IF FullSpkS39。EVENT AND FullSpkS = 39。139。 THEN Count2 := NOT Count2。 IF Count2 = 39。139。 THEN SpkS = 39。139。 ELSE SpkS = 39。039。 END IF。 END IF。 END PROCESS。 END。 4．樂(lè)曲演奏程序 WIDTH = 4 。樂(lè)曲演奏數(shù)據(jù) DEPTH = 256 。 Address_radix = dec。 Data_radix = dec。 CONTENT BEGIN 3 3 3 3 5 5 5 6 28 8 8 8 9 6 8 5 5 12 12 12 15 13 12 10 12 9 9 9 9 9 9 9 0 9 9 9 10 7 7 6 6 5 5 5 6 8 8 9 9 3 3 8 8 6 5 6 8 5 5 5 5 5 5 5 5 10 10 10 12 7 7 9 9 6 8 5 5 5 5 5 5 3 5 03 3 5 6 7 9 6 6 6 6 6 6 5 6 8 8 8 9 12 12 12 10 9 9 10 9 8 8 6 5 3 3 3 3 8 8 8 8 6 8 6 5 3 5 6 8 5 5 5 5 5 5 5 5 0 0 0 0 0 0 0 0 0 5 1 3 5 1 7 3 5 0 5 0 6 7 1 6 6 5 5 0 0 3 2 1 1 1 3 2 1 1 1 2 3 2 1 1 6 2 3 2 1 6 2 3 2 0 0 0 5 2 6 7 1 2 1 0 0 3 5 3 2 1 5 7 0 0 6 7 1 1 1 2 3 2 0 0 0 5 1 3 5 1 7 3 5 5 6 7 1 6 6 5 5 0 3 2 29 1 1 1 3 2 1 1 1 2 3 0 2 6 7 1 2 5． 定制好的 ROM 文件 VHDL 程序如下： LIBRARY ieee。 USE 。 ENTITY music IS PORT ( address : IN STD_LOGIC_VECTOR (7 DOWNTO 0)。 inclock : IN STD_LOGIC 。 q : OUT STD_LOGIC_VECTOR (3 DOWNTO 0))。 END music。 ARCHITECTURE SYN OF music IS SIGNAL sub_wire0 : STD_LOGIC_VECTOR (3 DOWNTO 0)。 COMPONENT lpm_rom GENERIC ( lpm_width : NATURAL。 lpm_widthad : NATURAL。 lpm_address_control : STRING。 lpm_outdata : STRING。 lpm_file : STRING)。 PORT ( address : IN STD_LOGIC_VECTOR (7 DOWNTO 0)。 inclock : IN STD_LOGIC 。 q : OUT STD_LOGIC_VECTOR (3 DOWNTO 0))。 30 END COMPONENT。 BEGIN q = sub_wire0(3 DOWNTO 0)。 lpm_rom_ponent : lpm_rom GENERIC MAP ( LPM_WIDTH = 4, LPM_WIDTHAD = 8, LPM_ADDRESS_CONTROL = REGISTERED, LPM_OUTDATA = UNREGISTERED, LPM_FILE = G:/MUSIC/SINGER/) PORT MAP ( address = address, inclock = inclock, q = sub_wire0)。 END SYN。
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