【正文】 將計數(shù)值向端口輸出END PROCESS。END behav。其中，CLK為外部脈沖輸入端，RST為復位端，高電平有效，EN為使能端，高電平有效，CQ為計數(shù)脈沖輸出端，COUT為進位輸出端。 二十四進制計數(shù)器仿真波形： 二十四進制計數(shù)器圖標二十四進制計數(shù)器計數(shù)值分解電路時計數(shù)器分為時個位和時十位，所以需要將二十四進制計數(shù)器的計數(shù)值分為BCD碼十位和BCD碼個位，其VHDL語言描述如下：LIBRARY IEEE。USE IEEE. 。USE 。ENTITY zhhuan ISPORT( interg : IN INTEGER RANGE 0 TO 23。 ten : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 one : OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。END zhhuan。ARCHITECTURE behav OF zhhuan ISBEGINPROCESS(INTERG)BEGIN CASE interg is when 0|10|20 = one=0000。 when 1|11|21 = one=0001。 when 2|12|22 = one=0010。 when 3|13|23 = one=0011。 when 4|14 = one=0100。 when 5|15 = one=0101。 when 6|16 = one=0110。 when 7|17 = one=0111。 when 8|18 = one=1000。 when 9|19 = one=1001。 when others=one=1110。 END CASE。 CASE interg is when 0|1|2|3|4|5|6|7|8|9 = ten=0000。 when 10|11|12|13|14|15|16|17|18|19 = ten=0001。 when 20|21|22|23 = ten=0010。 when others = ten=1110。 END CASE。END PROCESS。END behav。其中interg為輸入的十進制數(shù)據(jù)，ten和one為分解后的十位數(shù)據(jù)和個位數(shù)據(jù)，： 二十四進制計數(shù)器的計數(shù)值分解為十位和個位仿真圖 二十四進制計數(shù)器的計數(shù)值分解為十位和個位生成的圖標時計數(shù)器總體電路，其中CNT10為十進制計數(shù)器，CNT6為六進制計數(shù)器；CNT23為二十四進制計數(shù)器；ZHHUAN為將二十四進制計數(shù)器的計數(shù)值分解為十位數(shù)據(jù)和個位數(shù)據(jù)的轉(zhuǎn)換電路；CLK2為輸入的秒信號；ENT2為使能信號，高電平有效。 時鐘系統(tǒng)總體鍵盤的硬件結(jié)構(gòu)為獨立式鍵盤，直接連到EPF10K10LC844芯片的引腳上，其特點是便于編程操作。1) 開始/停止鍵KEY的設(shè)計我們將此鍵經(jīng)去抖后連接一T觸發(fā)器,使其輸出為電平方式,即按鍵盤一次，電平進行一次翻轉(zhuǎn)。輸出Q0端接74161芯片的ENT端，從而達到了控制秒表的啟動停止。 KEY的MAX+plusII原理圖2) 清零鍵KEY1的設(shè)計為了使鍵盤達到按下清零，松開恢復的功能，KEY1鍵我們應用脈沖輸出方式，即按鍵盤一次，輸出一個脈沖信號。輸出端Q0連接74161芯片的CLRN端。這樣在按下鍵盤時輸出為低電平使能CLRN，松開后為高電平，禁止了該引腳。 KEY1鍵的MAX+plusII原理圖總 結(jié)以上對電子鐘從硬件設(shè)計方案的選擇到用硬件描述語言的設(shè)計，都進行了詳細的介紹?，F(xiàn)在對本次設(shè)計工作進行一次總結(jié)。在剛獲課題時，根據(jù)題目內(nèi)容我首先閱讀了大量的相關(guān)書籍和資料，這使我在腦海中產(chǎn)生出設(shè)計的雛形，接下來就這個構(gòu)想將整個設(shè)計分為VHDL硬件描述語言的裝置器件FPGA/CPLD的介紹、VHDL語言對電子鐘的設(shè)計（七段顯示器的顯示設(shè)計、時間計數(shù)跟時間顯示、彈跳現(xiàn)象的消除及時間設(shè)定和顯示）部分。分別對每一部分翻閱了相關(guān)的資料，逐步的選定方案與電路設(shè)計程序。在用VHDL語言編好后，在計算機上又對程序進行了編譯、下載到芯片及仿真，修改了程序中的錯誤，這樣整個系統(tǒng)基本完成，最后對圖紙進行了整理，撰寫了這篇論文，至此，全部設(shè)計都進行完畢。VHDL語言通俗易懂，并且更有益撐握模塊工作原理，從而能夠更好的理解系統(tǒng)功能。它還具有很強的電路描述和建模能力，能從多個層次對數(shù)字系統(tǒng)進行建模和描述，從而大大地簡化了設(shè)計任務(wù)，提高了設(shè)計的效率和可靠性。VHDL支持各種模式的設(shè)計方法，具有良好的適應性，并且具有良好的電路行為描述和系統(tǒng)描述能力，在語言易讀性和層次化結(jié)構(gòu)化設(shè)計表面表現(xiàn)了強大的生命力和應用潛力本次設(shè)計重點在于對VHDL語言的應用，以電子鐘作為一個具體的模型進行設(shè)計。在整個設(shè)計的過程中雖然力求合理規(guī)范，也存在著一些缺憾，比如，在對電子鐘的設(shè)計中，有些功能模塊的設(shè)計不是最簡便的方式，同時肯定還有欠考慮的地方?？傊谙到y(tǒng)的軟硬件設(shè)計上由于能力所限，不一定是最佳選擇；一些設(shè)計方案可能存在不足，這些有待進一步檢驗。在這次的論文設(shè)計中，我感覺自己得到了一個難得的鍛煉機會，設(shè)計中能將自己所學的理論知識同實踐相結(jié)合起來，獨立的進行分析、設(shè)計；而且培養(yǎng)出來一套有計劃，有步驟進行設(shè)計的習慣，將對今后的工作學習有非常大的幫助，在設(shè)計中查閱了大量的資料，豐富了自己的知識，擴展了視野；加強了對計算機的應用能力。通過此次設(shè)計，進一步掌握了有關(guān)數(shù)字鐘的工作原理及相關(guān)設(shè)計知識。特別是對其各工作模塊的功能有了更深一步的了解。在設(shè)計過程中，對VHDL語言的運用能力也得到了提高。同時，還深刻體會到了VHDL在功能設(shè)計中所具有的優(yōu)越性?？傊?，這次設(shè)計工作，對自己四年來的學習生活做了一個總結(jié)，為即將結(jié)束的大學生活有個全新的理念。參考文獻[1] 林明權(quán). VHDL 數(shù)字控制系統(tǒng)設(shè)計范例[M]. 北京: [2] 盧毅，賴杰. VHDL與數(shù)字設(shè)計[M]. 北京:科技出版社出版 .2001[3] 潘松，黃繼業(yè). EDA技術(shù)實用教程[M]. 北京: [4] 王毓銀. 數(shù)字電路邏輯設(shè)計[M]. 北京：高等教育出版社 .1999 [5] 廖裕評，陸瑞強. CPLD數(shù)字電路設(shè)計（使用MAX+PLUSⅡ入門篇）[M]. 北京: [6] 楊暉，張風言. 大規(guī)?？删幊踢壿嬈骷c數(shù)字系統(tǒng)設(shè)計[M]. 北京:航空航天大 [7] 褚振勇，翁木云. FPGA 設(shè)計及應用[M]. 西安: [8] 朱明程. 可編程邏輯系統(tǒng)的VHDL設(shè)計技術(shù)[M]. 南京: [9] 王志華，鄧陽東. 數(shù)字集成化系統(tǒng)的結(jié)構(gòu)化設(shè)計與高層次綜合[M]. 北京: [10] 候伯享，顧新. VHDL硬件描述語言與數(shù)字邏輯電路設(shè)計[M]. 西安:[11] Altera Corporation. Altera Digital Library[J]. Alter 2002 [12] Xilinx Inc. Data Book 2001[J]. Xilinx，2001 [13] VHDL Language Reference Guide[J], Aldec NV USA,1999[14] VHDL Reference Guide,Xilinx Jose USA[J],1998