【正文】 總之，在系統(tǒng)的軟硬件設(shè)計(jì)上由于能力所限，不一定是最佳選擇；一些設(shè)計(jì)方案可能存在不足，這些有待進(jìn)一步檢驗(yàn)。其中interg為輸入的十進(jìn)制數(shù)據(jù)，ten和one為分解后的十位數(shù)據(jù)和個(gè)位數(shù)據(jù)，： 二十四進(jìn)制計(jì)數(shù)器的計(jì)數(shù)值分解為十位和個(gè)位仿真圖 二十四進(jìn)制計(jì)數(shù)器的計(jì)數(shù)值分解為十位和個(gè)位生成的圖標(biāo)時(shí)計(jì)數(shù)器總體電路，其中CNT10為十進(jìn)制計(jì)數(shù)器，CNT6為六進(jìn)制計(jì)數(shù)器；CNT23為二十四進(jìn)制計(jì)數(shù)器；ZHHUAN為將二十四進(jìn)制計(jì)數(shù)器的計(jì)數(shù)值分解為十位數(shù)據(jù)和個(gè)位數(shù)據(jù)的轉(zhuǎn)換電路；CLK2為輸入的秒信號(hào)；ENT2為使能信號(hào)，高電平有效。 when 3|13|23 = one=0011。039。)。 系統(tǒng)中采用的十進(jìn)制計(jì)數(shù)器采用74161來(lái)設(shè)計(jì)， ，其中CLK為外部時(shí)鐘脈沖輸入端，Q0～Q3為計(jì)數(shù)器計(jì)數(shù)值輸出端，CNT為進(jìn)位輸出端，ENT為十進(jìn)制計(jì)數(shù)器使能端，CLRN為十進(jìn)制計(jì)數(shù)器清零端。 bcdout :BUFFER std_logic_vector(7 DOWNTO 0) )。 掃描電路仿真圖掃描電路是由四位二進(jìn)制計(jì)數(shù)器組成的狀態(tài)機(jī)構(gòu)成的。USE 。039。CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。發(fā)光二極管組成的顯示器是單片機(jī)應(yīng)用產(chǎn)品中最常用的廉價(jià)輸出設(shè)備。利用VHDL語(yǔ)言對(duì)硬件進(jìn)行描述，通過(guò)下載到FPGA之中進(jìn)行硬件驗(yàn)證。器件的可用邏輯門數(shù)超過(guò)了百萬(wàn)門，并出現(xiàn)了內(nèi)嵌復(fù)雜功能模塊（如加法器、乘法器、RAM、CPU核、DSP核、PLL等）的SOPC(System on programmable chip)。⑷EPROM型?？删幊踢壿嬈骷姆诸惡芏?，幾乎每個(gè)大的可編程邏輯器件供應(yīng)商都能提供具有自身結(jié)構(gòu)特點(diǎn)的PLD器件。而FPGA的編程信息需存放在外部存儲(chǔ)器上，使用方法復(fù)雜。 而且如Xilinx CoolRunner?系列CPLD器件需要的功耗極低，并且價(jià)格低廉，從而使其對(duì)于成本敏感的、電池供電的便攜式應(yīng)用（如移動(dòng)電話和數(shù)字手持助理）非常理想。PLD是大規(guī)模集成電路技術(shù)發(fā)展的產(chǎn)物，是一種半定制的集成電路，結(jié)合計(jì)算機(jī)的軟件技術(shù)（EDA技術(shù)）可以快速、方便地構(gòu)建數(shù)字系統(tǒng)。目 錄第一章 緒 論 1第二章 可編程邏輯器件概述及設(shè)計(jì)方案 2 CPLD/FPGA概述及VHDL語(yǔ)言的特點(diǎn) 2 4 EPF10K10LC844芯片簡(jiǎn)介 5 電子時(shí)鐘的設(shè)計(jì)方案 6第三章 系統(tǒng)電路設(shè)計(jì) 7 總體設(shè)計(jì) 7 顯示電路設(shè)計(jì) 9 分頻器電路 10 掃描電路電路 12 BCD碼多路選擇器 13 BCD譯碼器 14 位選碼電路 15 電子時(shí)鐘計(jì)數(shù)器電路設(shè)計(jì) 16 秒和分計(jì)數(shù)器設(shè)計(jì) 16 小時(shí)計(jì)數(shù)器設(shè)計(jì) 18總 結(jié) 24參考文獻(xiàn) 25致 謝 2626 / 27第一章 緒 論時(shí)鐘，自從它發(fā)明的那天起，就成為人類的朋友，但隨著時(shí)間的推移，科學(xué)技術(shù)的不斷發(fā)展，人們對(duì)時(shí)間計(jì)量的精度要求越來(lái)越高，應(yīng)用越來(lái)越廣。 CPLD/FPGA概述及VHDL語(yǔ)言的特點(diǎn) CPLD/FPGA概述不論是簡(jiǎn)單的還是復(fù)雜的數(shù)字系統(tǒng)都是由基本門來(lái)構(gòu)成的，如與門、或門、非門、傳輸門等。 FPGA基于SRAM的架構(gòu)，集成度高，以LE（包括查找表、觸發(fā)器及其他）為基本單元，有內(nèi)嵌Memory、DSP等。 ⑥CPLD的速度比FPGA快，并且具有較大的時(shí)間可預(yù)測(cè)性。由于歷史的原因，可編程器件的命名各異，在介紹可編程邏輯器件之前，有必要介紹幾種PLD的分類方法。稱為紫外線擦除點(diǎn)可編程邏輯器件。 EPF10K10LC844芯片簡(jiǎn)介本設(shè)計(jì)采用EPF10K10LC844芯片，下面將對(duì)其進(jìn)行簡(jiǎn)單介紹。系統(tǒng)采用4MHz的石英晶體振蕩器作為時(shí)鐘源，經(jīng)過(guò)分頻之后得到1HZ的秒鐘信號(hào)，秒計(jì)滿60即得1分鐘，分計(jì)滿60便得1小時(shí)的信號(hào)，小時(shí)計(jì)滿24即得一天。 八段發(fā)光二極管外型發(fā)光二極管的陽(yáng)極連在一起的稱為共陽(yáng)極顯示器，陰極連在一起的稱為共陰極顯示器。COUT:OUT STD_LOGIC)。)。USE 。其中SCAN為掃描時(shí)鐘信號(hào)輸入端，COMCLK為狀態(tài)輸出端。END bcdymq。 十進(jìn)制計(jì)數(shù)器原理圖 十進(jìn)制計(jì)數(shù)器仿真圖六進(jìn)制計(jì)數(shù)器設(shè)計(jì)系統(tǒng)中采用的六進(jìn)制計(jì)數(shù)器采用74161來(lái)設(shè)計(jì)，其中CLK1為外部時(shí)鐘脈沖輸入端，0～3為計(jì)數(shù)器計(jì)數(shù)值輸出端，CNT1為進(jìn)位輸出端，ENT1為十進(jìn)制計(jì)數(shù)器使能端，CLRN1為十進(jìn)制計(jì)數(shù)器清零端。 計(jì)數(shù)器復(fù)位 ELSIF CLK39。END IF。 when 4|14 = one=0100。 時(shí)鐘系統(tǒng)總體鍵盤的硬件結(jié)構(gòu)為獨(dú)立式鍵盤，直接連到EPF10K10LC844芯片的引腳上，其特點(diǎn)是便于編程操作。在這次的論文設(shè)計(jì)中，我感覺(jué)自己得到了一個(gè)難得的鍛煉機(jī)會(huì)，設(shè)計(jì)中能將自己所學(xué)的理論知識(shí)同實(shí)踐相結(jié)合起來(lái)，獨(dú)立的進(jìn)行分析、設(shè)計(jì)；而且培養(yǎng)出來(lái)一套有計(jì)劃，有步驟進(jìn)行設(shè)計(jì)的習(xí)慣，將對(duì)今后的工作學(xué)習(xí)有非常大的幫助，在設(shè)計(jì)中查閱了大量的資料，豐富了自己的知識(shí)，擴(kuò)展了視野；加強(qiáng)了對(duì)計(jì)算機(jī)的應(yīng)用能力。在整個(gè)設(shè)計(jì)的過(guò)程中雖然力求合理規(guī)范，也存在著一些缺憾，比如，在對(duì)電子鐘的設(shè)計(jì)中，有些功能模塊的設(shè)計(jì)不是最簡(jiǎn)便的方式，同時(shí)肯定還有欠考慮的地方。END behav。 when 2|12|22 = one=0010。 計(jì)數(shù)大于23，輸出進(jìn)位信號(hào)ELSE COUT = 39。039。 秒和分計(jì)數(shù)器設(shè)計(jì) 秒和分計(jì)數(shù)器是由六十進(jìn)制計(jì)數(shù)器組成的，而六十進(jìn)制計(jì)數(shù)器是由一個(gè)十進(jìn)制計(jì)數(shù)器和一個(gè)六進(jìn)制計(jì)數(shù)器組成的。ENTITY bcdymq ISPORT ( bcdin :IN std_logic_vector(3 DOWNTO 0)。 END。其VHDL語(yǔ)言描述如下：LIBRARY IEEE。 ELSE CQI:= (OTHERS =39。ENTITY CNT10 ISPORT(CLK,RST,EN:IN STD_LOGIC。其特點(diǎn)如下：（1）LED顯示器具備穩(wěn)定、高速、簡(jiǎn)單的系統(tǒng)；（2）LED顯示結(jié)構(gòu)簡(jiǎn)單、性能穩(wěn)定；（3）LED顯示應(yīng)用在成熟的生產(chǎn)技術(shù)上。第三章 系統(tǒng)電路設(shè)計(jì) 總體設(shè)計(jì)設(shè)計(jì)一個(gè)顯示時(shí)（2位）、分（2位）、秒（2位）共六位的多功能電子鐘，它的主要功能是進(jìn)行準(zhǔn)確的計(jì)時(shí)。進(jìn)入20世紀(jì)90年代后，可編程邏輯集成電路技術(shù)進(jìn)入飛速發(fā)展時(shí)期。無(wú)論是熔絲還是反熔絲結(jié)構(gòu)，都只能編程一次，因而又合稱為OTP器件，即一次性可編程(One Time Programmable)器件。（5）VHDL對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。CPLD的編程采用EPROM或FASTFLASH技術(shù)，無(wú)需外部存儲(chǔ)器芯片，使用簡(jiǎn)單。 但是，CPLD提供了非常好的可預(yù)測(cè)性，因此對(duì)于關(guān)鍵的控制應(yīng)用非常理想。第二章 可編程邏輯器件概述及設(shè)計(jì)方案可編程邏輯器件PLD（Programmable Logic Device）是20世紀(jì)70年代發(fā)展起來(lái)的一種新的集成器件?，F(xiàn)今，高精度的計(jì)時(shí)工具大多數(shù)都使用了石英晶體振蕩器，由于電子鐘，石英表，石英鐘都采用了石英技術(shù)，因此走時(shí)精度高，穩(wěn)定性好，使用方便，不需要經(jīng)常調(diào)校，數(shù)字式電子鐘用集成電路計(jì)時(shí)時(shí)，譯碼代替機(jī)械式傳動(dòng)，用LED顯示器代替顯示器代替指針顯示進(jìn)而顯示時(shí)間，減小了計(jì)時(shí)誤差，這種表具有時(shí)，分，秒顯示時(shí)間的功能，還可以進(jìn)行時(shí)和分的校對(duì)，片選的靈活性好。人們發(fā)