【正文】 BEGIN q = sub_wire0(3 DOWNTO 0)。 lpm_widthad : NATURAL。 CONTENT BEGIN 3 3 3 3 5 5 5 6 28 8 8 8 9 6 8 5 5 12 12 12 15 13 12 10 12 9 9 9 9 9 9 9 0 9 9 9 10 7 7 6 6 5 5 5 6 8 8 9 9 3 3 8 8 6 5 6 8 5 5 5 5 5 5 5 5 10 10 10 12 7 7 9 9 6 8 5 5 5 5 5 5 3 5 03 3 5 6 7 9 6 6 6 6 6 6 5 6 8 8 8 9 12 12 12 10 9 9 10 9 8 8 6 5 3 3 3 3 8 8 8 8 6 8 6 5 3 5 6 8 5 5 5 5 5 5 5 5 0 0 0 0 0 0 0 0 0 5 1 3 5 1 7 3 5 0 5 0 6 7 1 6 6 5 5 0 0 3 2 1 1 1 3 2 1 1 1 2 3 2 1 1 6 2 3 2 1 6 2 3 2 0 0 0 5 2 6 7 1 2 1 0 0 3 5 3 2 1 5 7 0 0 6 7 1 1 1 2 3 2 0 0 0 5 1 3 5 1 7 3 5 5 6 7 1 6 6 5 5 0 3 2 29 1 1 1 3 2 1 1 1 2 3 0 2 6 7 1 2 5． 定制好的 ROM 文件 VHDL 程序如下： LIBRARY ieee。 END IF。139。 FullSpkS = 39。 GenSpkS : PROCESS(PreCLK, Tone) 11 位可預(yù)置計(jì)數(shù)器 VARIABLE Count11 : STD_LOGIC_VECTOR (10 DOWNTO 0)。139。音調(diào)頻率信號(hào) 12MHZ Tone : IN STD_LOGIC_VECTOR (10 DOWNTO 0)。139。 WHEN 1101 = Tone=11010000100 。 HIGH =39。1410。 CODE=0111。039。 WHEN 0011 = Tone=10000001100 。 HIGH =39。音樂高 8 度指示 Tone : OUT STD_LOGIC_VECTOR (10 DOWNTO 0) )。 END PROCESS。 IF ((clk39。8 位二進(jìn)制計(jì)數(shù)器 BEGIN CNT8 : PROCESS(clk, Counter,sel,rst) BEGIN IF ((clk39。音樂選擇鍵 RST : IN STD_LOGIC。值此成文之際，我向 老師表示衷心的感謝。 End process。high=39。high=39。high=39。high=39。high=39。high=39。high=39。high=39。high=39。high=39。high=39。 Use 。 在這個(gè)仿真波形圖中， Tone 的值可設(shè)為 6c0（即高音 1 的分頻預(yù)置數(shù)18 1728）， Clk 的頻率為 750KHz， spkout 輸出的脈沖信號(hào)的周期為 （即），接近高音 1的發(fā)聲頻率。 仿真結(jié)果如下圖： 17 圖 14 Speakera 音樂符數(shù)控分頻模塊 波形 仿真 模塊功能分析與調(diào)試 Speakera 音樂符數(shù)控分頻此模塊的功能是根據(jù)初始值 Tone 的值，對(duì)輸入時(shí)鐘信號(hào) Clk 的頻率進(jìn)行分頻，得到想要的音符的發(fā)聲頻率 其時(shí)鐘（ Clk）端輸入的是在十六進(jìn)制模塊里對(duì) 12MHz 的信號(hào)進(jìn)行 16 分頻得到的 750KHz， 750KHz 的信號(hào)根據(jù)分頻預(yù)置數(shù)模塊中所提供的計(jì)數(shù)初值，分別得出相應(yīng)音符頻率的兩倍值。 ROM 文件 ： (1) 進(jìn)入 QUARTUS||，選菜單 TOOLmegawizard plugin manager，選擇“creat a new?” ，然后按 “next” 鍵，選擇 LPMROM；最后在 browse 下的欄中鍵入路徑與輸出文件名 ,注意后綴 vhd 小寫。 Data_radix = dec。 h B 12 相應(yīng)音符頻率的兩倍值。它計(jì)滿時(shí)所需要的計(jì)數(shù)初值可由下式來表示。 在這個(gè)模塊的 VHDL 邏輯描述中設(shè)置了四四拍樂曲中全部音符所對(duì)應(yīng)的分頻預(yù)置數(shù)，共 13 個(gè)，每一音符的停留時(shí)間由音樂節(jié)拍和地址發(fā)生器模塊的時(shí)鐘（ Clk）的輸入頻率決定，在此為 4Hz。每來一個(gè)時(shí)鐘脈沖信號(hào) (Clk)， 8位二進(jìn)制計(jì)數(shù)器就計(jì)數(shù)一次， ROM 文件中的地址也就隨著遞增，音符數(shù)據(jù) ROM 中的音符也就一個(gè)接一個(gè)連續(xù)的取出來了。其原理圖如圖 4所示。在ASIC 和 PLD 器件方面，向高密度、超高速、低電壓、低功耗方向發(fā)展。 圖 1 單片機(jī)樂曲演奏原理圖 方案二：基于現(xiàn)場可編程邏輯門陣列 FPGA，通過 EDA 技術(shù)，采用 VerilogHDL硬件描述語言實(shí)現(xiàn)樂曲演奏電路設(shè)計(jì)。Altera 在 Quartus II 中包含了許多諸如 SignalTap II、 Chip Editor 和 RTL Viewer的設(shè)計(jì)輔助工具，集成了 SOPC和 HardCopy設(shè)計(jì)流程，并且繼承了 Maxplus II 友好的圖形界面及簡便的使用方法。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。因此， FPGA 的使用非常靈活。目前 FPGA 的品種很多，有 XILINX 的 XC 系列、 TI公司的 TPC 系列、 ALTERA 公司的 FIEX 系列等。它是作為專用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。 這些技術(shù)使得各種電子產(chǎn)品迅速的進(jìn)入了我們的生活，我們處在一個(gè)被電子產(chǎn)品深度包圍的時(shí)代，在一個(gè)普通老百姓的家 里，衣食住行，每一個(gè)產(chǎn)品的誕生都離不開 EDA 技術(shù)，從彩色電視機(jī)，到智能冰箱，到全自動(dòng)洗衣機(jī)，電飯煲，到微波爐，電磁爐，電子琴，再到個(gè)人隨身用的手機(jī)， MP3 音樂播放器都需要 EDA技術(shù)提供支持。 同時(shí)，利用 可編程邏輯器件和 EDA 技術(shù) 使 設(shè)計(jì)方法發(fā)生了質(zhì)的變化。 EDA 技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在 EDA 軟件平臺(tái)上，用硬件描述語言 HDL 完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編 譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。 4） FPGA 是 ASIC 電路中設(shè)計(jì)周期 最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。 FPGA 的編程無須專用的 FPGA 編程器，只須用通用的 EPROM、PROM 編程器即可。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。 此外， Quartus II 通過和 DSP Builder 工具與 Matlab/Simulink 相結(jié)合，可以方便地實(shí)現(xiàn)各種 DSP 應(yīng)用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng)（ SOPC）開發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開發(fā)平臺(tái)。外圍電源使用 +5V 電源供電，時(shí)鐘由 12MHz 的晶振產(chǎn)生，通過按鍵的狀態(tài)來檢測(cè)樂曲演奏的狀態(tài)，中央處理器由 AT89S52 單片機(jī)來完成，樂曲演奏狀態(tài)由七段數(shù)碼管來模擬。單片機(jī)是基于指令工作的， 單片機(jī)的時(shí)鐘驅(qū)動(dòng)著程序一步步的執(zhí)行 。 7 圖 3 系統(tǒng)的 穩(wěn)壓電源電路 采用有源晶振作為時(shí)鐘信號(hào)源，它是一個(gè)完整的振蕩器，其內(nèi)部除了石英晶體外還有阻容軟件和晶體管，有源晶振信號(hào)質(zhì)量好，比較穩(wěn)定，而且連接方式比較簡單。其原理電路圖如圖 6 所示。這樣梁祝樂曲中的音符就一個(gè)接一個(gè)的通過 toneindex[3..0]端口輸向分頻預(yù)置數(shù)模塊。它是由一個(gè)初值可變的加法計(jì)數(shù)器構(gòu)成。 h 7 F F \ D i v i d e C L K: C o u n t 4 [ 3 . . 0 ]A d d 04 39。 WIDTH = 4 。文件中的關(guān)鍵詞 WIDTH 設(shè)置ROM 的數(shù)據(jù)寬度； DEPTH 設(shè)置 ROM 數(shù)據(jù)的深度，即 4位數(shù)據(jù)的數(shù)量，文件中設(shè)置的 256 等效于 8 位地址線寬度； ADDRESSRADIX=DEC 和 DATARADIX=DEC 表示設(shè)置地址和數(shù)據(jù)的表達(dá)式格式都是十進(jìn)制；地址 /數(shù)據(jù)表以 CONTENT BEGIN 開始，以 END 結(jié)束；其中的地址 /數(shù)據(jù)表達(dá)方式是冒號(hào)左邊寫 ROM 地址值，冒號(hào)右邊寫對(duì)應(yīng)此地址放置的十進(jìn)制數(shù)據(jù)，如 46： 9，表示 46 為地址， 9 為該地址中的數(shù)據(jù)。 仿真結(jié)果如下圖： 圖 12 音樂節(jié)拍和音調(diào)模塊 NoteTabs 波形仿真 ToneTaba 分頻預(yù)置數(shù)查表模塊的仿真 波形仿真 將所編寫的分頻預(yù)置數(shù)查表模塊 ToneTaba 的程序設(shè)為工程，選用 Altera公司的 Cyclone 系列中的 EPIC12Q240C8 為目標(biāo)芯片進(jìn)行仿真。 數(shù)控分頻模塊中對(duì) Clk 輸入信號(hào)的分頻比由 11 位預(yù)置數(shù) tone[10..0]決定。 在前面的 VHDL 設(shè)計(jì)中，我們只能通過程序輸出 “ 梁祝 ” 曲子中的 13個(gè)