【正文】 漢明碼的定義 設(shè)原代碼的碼長為 比特，附加糾錯編碼部分為 比特，則合成后的糾錯碼為比特 ， 如下圖 41 所示。 線性 分組碼一般可用符號 （ n， k） 表示， 線性分組碼（ n， k）中許用碼字（組）為個。 綜上所述， EP1C3T144C6 芯片 能夠滿足實驗設(shè)計要求。在性能可以滿足的情況下，優(yōu)先選擇低成本器件。還需要注意的是，芯片 I/O 支持的電平標(biāo)準(zhǔn)類型是否包含有你的電路設(shè)計類型；有可能用到的一些 IP 核，對你選擇的 FPGA 芯片是否支持。今后五年內(nèi)，基于 FPGA 的系統(tǒng)設(shè)計將增長 30%，尤其在消費電子如高清電視里的應(yīng)用非常廣泛，而采用 FPGA 做 ASIC 的原型設(shè)計也成為節(jié)省成本和縮短原型設(shè)計時間的流行手段。 (3) FPGA 和 ASIC 出現(xiàn)相互融合： 雖然標(biāo)準(zhǔn)邏輯 ASIC 芯片尺寸小、功能強、功耗低，但其設(shè)計復(fù)雜，并且 不能批量生產(chǎn) 。 FPGA 產(chǎn)業(yè)中的兩大霸主： Altera 和 Xilinx 在超大容量 FPGA 上展開了激烈的競爭。今后根據(jù)用戶的需要將 不 斷開發(fā)出速度更高，能滿足用戶價格條件及能成倍增加 I/O 引腳的新型器件，以擴大用戶的選擇范圍 [3]。應(yīng)用的變化也使 FPGA 產(chǎn)品近幾 年的演進(jìn)趨勢越來越明顯：一方面， FPGA 供應(yīng)商致力于采用當(dāng)前最先進(jìn)的工藝來提升產(chǎn)品的性能，降低產(chǎn)品的成本；另一方面，越來越多的通用 IP（知識產(chǎn)權(quán)）或客戶定制 IP 被引入 FPGA 中，以滿足客戶產(chǎn)品快速上市的要求。 大連交通大學(xué)信息工程學(xué)院 20xx屆 本科生畢業(yè)設(shè)計（論文） 15 （ 3）用戶沒有投片的風(fēng)險 準(zhǔn)備批量生產(chǎn)的 ASIC 電路在試投片前，可用 FPGA 來 驗證電路的功能，大大降低了投片的風(fēng)險。所幸 FPGA 也受益于摩爾定律，在工藝技術(shù)不斷的 提升下，晶體管愈來愈縮密化，原本相較 ASIC 遜色的電路密度過低、頻率效能過低、電路成本過高等問題，在新一代 FPGA 上，早已拉近與 ASIC 間的表現(xiàn)差距。更加便于理解。 總的來說， 采用 Verilog HDL 設(shè)計時具有以下優(yōu)點 [8]： (1)設(shè)計者可以在非常抽象的層次上對線路進(jìn)行描述而不必選擇特定的制造工藝。 Verilog 更大的一個優(yōu)勢是 ， 它非常容易掌握，只要有 C 語言的編程基礎(chǔ)，通過比較短的時間，經(jīng)過一些實際的操作 就 可以在 2～ 3 個月內(nèi)掌握這種 語言 。（ 3）循環(huán)語句常用的有四種 。其中邏輯非運算符的優(yōu)先級最高，邏輯或運算符的優(yōu)先級最低。 但 在 Verilog 語言中沒有多維數(shù)組存在 ，所以就需要 memory 型 來生成 。 reg 型 是寄存器數(shù)據(jù)類型的關(guān)鍵字。 參數(shù)型常數(shù)經(jīng)常用于定義延遲時間和變量寬度。 (5) 可以用 /* ? */和 / / ? 對 Verilog HDL 程序的任何部分作注釋?？偟膩碚f，具備 C 語言的設(shè)計人員將能夠很快掌握 [7]。 （ 15） 用延遲表達(dá)式或事件表達(dá)式來明確地控制過程的啟動時間。 PLI是允許外部函數(shù)訪問 Verilog HDL 模塊內(nèi)信息，允許設(shè)計者與模擬器交互的例程集合。 Verilog HDL 的主要特點和功能有 以下幾點 ： （ 1） 描述基本邏輯門，如 and、 or等基本邏輯門都內(nèi)置在語言中，可以直接調(diào)用。所有這些都使用同一種建模語言。 （ 2） 算法級 (algorithm):用高級語言結(jié)構(gòu)實現(xiàn)設(shè)計算法的模型。 1990 年 CADENCE 公司公開發(fā)表了Verilog HDL， 并成立 LVI 組織以促進(jìn) Verilog HDL 成為 IEEE 標(biāo)準(zhǔn)，即 IEEE Standard 13641995。 (11)高效的編程與驗證工具。 (3) Logic Lock 增量設(shè)計方法， 使 用戶可建立并優(yōu)化系統(tǒng)，然后添加對原始系統(tǒng)的性能影響較小或無影響的后續(xù)模塊。 Altera 的 Quartus II 可編程邏輯軟件屬于第四代 PLD 開發(fā)平臺。該軟件具有開放性、與結(jié)構(gòu)無關(guān)、多平臺、完全集成化、豐富的設(shè)計 庫、模塊化工具等特點 ， 支持原理圖、 VHDL、 Verilog HDL以及 AHDL（ Altera Hardware Description Language）等多種設(shè)計輸入形式，內(nèi) 部 嵌有綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置的完整 PLD 設(shè)計流程。 ? ：打開編程器窗口或?qū)⑵鋷е燎芭_。 ? ：粘貼剪貼板的內(nèi)容到當(dāng)前文件中。 （ 4）編程與驗證：用得到的編程文件通過編程電纜配置 PLD，加入實際激勵，進(jìn)行在線測試。 同 時 ， QuartusⅡ具備仿真功能，同時支持第三方的仿真工具 (如 Model Sin)。 EDA工具大致可以分為 以 下 5 個模塊 :設(shè)計輸入編輯器； HDL 綜合器； 仿真器； 適配器（或布局布線器）；下載器 [7]。 EDA 技術(shù)是 現(xiàn)代電子設(shè)計技術(shù)的核心。 漢明碼接收碼組 漢明碼譯碼器系統(tǒng) 正確的漢明碼信息碼 大連交通大學(xué)信息工程學(xué)院 20xx屆 本科生畢業(yè)設(shè)計（論文） 4 2 EDA 的基礎(chǔ)知識與集成 運行 環(huán)境 EDA 概念 EDA（ Electronic Design Automation）即電子 設(shè)計自動化，是以微電子技術(shù)為物理層面，現(xiàn)代電子設(shè)計為靈魂，計算機軟件技術(shù)為手段，最終形成集成電子系統(tǒng)或?qū)Ｓ眉呻娐沸酒?ASIC(Application Specific Integrated Circuit)為目的的一門新興技術(shù) [17]。滿足 電路簡單，成本低，開發(fā)周期短，執(zhí)行速度高，升級方便等特點。 EDA（ Electronic Design Automation）技術(shù)是隨著集成電路和計算機技術(shù)飛速發(fā)展 而應(yīng)運而生的一種高級、快速、有效的電子設(shè)計自 動化工具 [17]。 漢明碼是漢明于 1950 年提出的， 是 具有糾正一位錯誤能力的線性分組碼 。 信道編碼的主要目的是為了降低誤比特率，提高數(shù)字通信的可靠性，其方法是在二信源 發(fā)送設(shè)備 傳輸媒介 （信道） 接收設(shè)備 信宿 干擾 大連交通大學(xué)信息工程學(xué)院 20xx屆 本科生畢業(yè)設(shè)計（論文） 2 進(jìn)制信息序列中添加一些冗余碼元（監(jiān)督碼元），與信息碼元一起組成被傳輸?shù)拇a字。 圖 11 通訊系統(tǒng)的組成 在實際 的 應(yīng)用中，衡量一個通信系統(tǒng)的優(yōu)劣， 其中 的 有效性和可靠性是兩個最重要的指標(biāo)，同時它們也是通信技術(shù)設(shè)計的重要 組成 部分。 同時根據(jù)需要，選擇 了合適的 FPGA 的芯片 和 外圍元器件，設(shè)計 出 外圍 硬件 的 原理圖 ， 將理論和實踐結(jié)合 起來 。 為了提高信息傳輸?shù)臏?zhǔn)確性，我們引進(jìn)了差錯控制技術(shù)。 通過理解 漢明碼譯碼原理的基礎(chǔ)上 ， 設(shè)計出了漢明碼的譯碼器， 并且 寫出了譯碼 源程序 ,還 通 過 QuartusII 軟件 實現(xiàn) 仿真。在傳輸數(shù)字信號時，由于信道的時變性、衰減性、帶寬資源有限性以及干擾大等特點，再有加性噪聲的影響， 這就導(dǎo)致接收端接收到的信息和發(fā)送端實際發(fā)送的信息之間存在一定的差錯， 勢必會造成接收端接收到的信號 存在一定的誤差 ，造成一定程度的失真 。通信技術(shù) 設(shè)計 一直 致力于提高信息傳輸?shù)挠行院涂煽啃裕渲斜ＷC通信的可靠性是現(xiàn)代數(shù)字通信系統(tǒng)需要解決的首要問題。信道譯碼也就是信道編碼的逆過程，即接收端將接收信息序列按照既定約束關(guān)系，同時去掉比特流在傳播 的 過程中混入的噪聲干擾和添加的冗余，恢復(fù) 為 比較完整、可靠的信息的過程。 漢明碼是一個在原有數(shù)據(jù)中插入若干校驗碼來進(jìn)行錯誤檢查和糾正的編碼技術(shù)，在原編碼的基礎(chǔ)上附加 了 一部分代碼，使其滿足糾錯碼的條件。 本課題研究目標(biāo) 及主要任務(wù) （ 1） 研究目標(biāo) ： 本論文是 基于 FPGA 的漢明碼譯碼器的設(shè)計。課題首先在理論上是可行的，漢明碼是 1950 年由漢明首先構(gòu)造的，目前漢明碼在中小型計算機中普遍采用 ，其技術(shù)已經(jīng)成熟。例如在飛機制造過程中，從設(shè)計、性能測試及特性分析直到飛行模擬，都可能涉及到 EDA 技術(shù)。 EDA 設(shè)計的 常用軟件 和設(shè)計 工具層出不窮，目前進(jìn)入我國并具有廣泛影響的 EDA軟件有： multiSIM7(原 EWB 的最新版本 )、 PSPICE、 OrCAD、 PCAD、 Protel、 Viewlogic、Mentor、 Graphics、 Synopsys、 LSIIogic、 Cadence、 MicroSim， ISE 等等。 QuartusⅡ提供了完整的多平臺設(shè)計環(huán)境，能滿足各種特定設(shè)計的需求，也是單片機可編程系統(tǒng) (SoPC)設(shè)計的綜合環(huán) 境和 SoPC 開發(fā)的基本設(shè)計工具，并為 Altera DSP 開發(fā)包 運行 系統(tǒng)模型 的 設(shè)計提供了集成綜合環(huán)境。 （ 3）仿真與定時分析：仿真和定時分析均屬于設(shè)計校驗，其作用是測試設(shè)計的邏輯功能和延時特性。 ? ：打印當(dāng)前文件或窗口內(nèi)容。 ? ：打開編譯器窗口或?qū)⑵鋷е燎芭_。 ? ：保存工程內(nèi)所有打開的設(shè)計文件，并啟動編譯器。支持 IP核，包含了 LPM/Mega Function 宏功能模塊庫，用戶可以充分利用成熟的模塊，簡化了設(shè)計的復(fù)雜性、加快了設(shè)計速度。它是可編程片上系統(tǒng) (SOPC)設(shè)計的綜合性環(huán)境，擁有 FPGA 和 CPLD 設(shè)計的所有階段的解決方案。 (8) 支持軟件源文件的添 加和創(chuàng)建，并將它們鏈接起來生成編程文件。 Verilog HDL是由 GDA(Gateway Design Automation)公司的 PhilMoorby 在 1983 年 末首創(chuàng)的，最初只 是 設(shè)計了一個仿真與驗證工具，之后又陸續(xù)開發(fā)了相關(guān)的故障模擬與時序分析工具。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設(shè)計電路的 Verilog HDL 模型。被建模的數(shù)字系統(tǒng)對象的復(fù)雜性可以介于簡單的門和完整的電子數(shù)字系統(tǒng)之間。 Verilog HDL 提供了擴展的建模能力，其中許多擴展最初很難理解。 （ 5） 能夠描述層次設(shè)計，可使用模塊實例結(jié)構(gòu)描述任何層次。 （ 12） 能夠使用門和模塊實例化語句在結(jié)構(gòu)級 上 進(jìn)行結(jié)構(gòu)描述。一種與 C 語言相似的硬件描述語言，可以讓電路設(shè)計人員更容易學(xué)習(xí)和接受。 (2) 每個模塊首先要進(jìn)行端口定義，并說明輸入 (input)和輸出 (output)，然后對模塊 的功能進(jìn)行邏輯描述。 在程序運行過程中 ,其值不能被改變的量稱為常量。 wire 型數(shù) 據(jù)常用來表示以 assign 關(guān)鍵字指定的組合邏輯信號。 memory 型是 通過擴展 reg 型數(shù)據(jù)的地址范圍來生成 的 。 || 等），關(guān)系運算符（ ， 等 ），大連交通大學(xué)信息工程學(xué)院 20xx屆 本科生畢業(yè)設(shè)計（論文） 12 等式運算符（ = =， ！ = 等 ），移位運算符（ , 等 ），位拼接運算符 ，縮減運算符等 [14]。 if語句的表達(dá)式一般是邏輯表達(dá)式或關(guān)系表達(dá)式。 ^ ^ ~ | amp。一般認(rèn)為 Verilog 在系統(tǒng)級抽象方面要比 VHDL 略差 一些， 但 在門級開關(guān)電路描述方面要強的多?？梢院苋菀椎膶?RTL級描述進(jìn)行優(yōu)化和修改，這樣可以在初期發(fā)現(xiàn)和排除絕大多數(shù) 的 設(shè)計錯誤，大大降低了在設(shè)計后期的門級網(wǎng)表和版圖上出錯的可能性，避免設(shè)計過程的反復(fù)，縮短了設(shè)計周期。 大連交通大學(xué)信息工程學(xué)院 20xx屆 本科生畢業(yè)設(shè)計（論文） 14 3 FPGA 的簡介 FPGA 的 發(fā)展歷程 FPGA 并非是近 幾 年來才有的， FPGA 一詞于 1984 年就已經(jīng)出現(xiàn)，至今已經(jīng)超過20 年以上的時間，不過過去十多年內(nèi) FPGA 都未受到太多的重視，原因是 FPGA 的功耗用電、電路密度、頻率效能、電路成本等都不如 ASIC， 而 在這十多年內(nèi)， FPGA 多半只用在一些特殊 的 領(lǐng)域，例如芯片業(yè)者針對新產(chǎn)品測試市場反應(yīng)，即便初期產(chǎn)品未 能達(dá) 到 量產(chǎn)規(guī)模，也能先以 FPGA 制成產(chǎn)品 進(jìn)行 測試。就一般而言，要實現(xiàn)相同的功效電路，用 FPGA 實現(xiàn)的功耗用電是 ASIC 的 15 倍之高。在許多新興和快速成長的市場上， FPGA 作為核心器件 也 被廣泛采用。 從工藝上 來看，目前正處于從 向 過度時期。且除了單純數(shù)字邏輯性質(zhì)的可程序邏輯裝置外，混訊、模擬性質(zhì)的可程序邏輯裝置也展露了頭角，例如 Cypress Semiconductor 的 PSoC(Programmable SystemonChip)即具有可組態(tài)性的混訊電路，或如 Actel 公司也提出可程序化的混訊芯片： Fusion，或者也有業(yè)者提出所謂的現(xiàn)場可程序化模擬數(shù)組 (Field Programmable Analog Array； FPAA)等，相信這些都能為可程序化芯片帶來更多的發(fā)展動能。 (2) 系統(tǒng)級高密度 FPGA： 隨著生產(chǎn)規(guī)模的提高，產(chǎn)品應(yīng)用成本的下降， FPGA 的應(yīng)用已經(jīng)不是過去的僅僅適用于系統(tǒng)接口部件的現(xiàn)場集成，而是將它靈活地應(yīng)用于系統(tǒng)級 (包括其核心功能芯片 )設(shè)計之中。對于數(shù)字時序邏輯系統(tǒng)，動態(tài)可重構(gòu)FPGA 的意義在于其時序邏輯的發(fā)生是通過對 FPGA 進(jìn)行局部的或全局的芯片邏輯的動態(tài)重構(gòu)而實現(xiàn)的。目前市場上已有的 FPGA 器件生產(chǎn)廠家有 20 多個，而設(shè)計軟件除生產(chǎn)廠家自行研制的軟件外還有 50 多種。 由于我們使用的是 Quartus II 軟件，所以選擇 Altera 公